SVA介绍----SVA的时序窗口

最新推荐文章于 2025-04-04 20:19:02 发布

我不是悍跳狼丶

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分类专栏： SVA SystemVerilog

本文链接：https://blog.youkuaiyun.com/qq_39556143/article/details/94592199

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本文介绍了SystemVerilog的SVA（SystemVerilog Assertions）中四种类型的时序窗口：非固定的、重叠的、无限的和ended结构。非固定的窗口在第一次成功后即结束，重叠窗口在特定条件满足时成功，无限窗口允许在任何时钟沿满足条件，而ended结构则基于序列的结束点进行检查。举例说明了这些窗口在不同情况下的应用和成功条件。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

SVA的时序窗口

到目前为止，前面记录的都是固定的正延迟，其实sva也支持不同的描述延迟的方法。

1. 非固定的时序窗口

//检查a&&b成功后，那么在接下来的1～3个时钟周期内，信号c应该至少在一个时钟周期为高电平
property p12;
	@(posedge clk)  (a&b) |-> ##[1:3] c;
	//类似于以下代码：
	// (a&&b) -> ##1 c 或
	// (a&&b) -> ##2 c 或
	// (a&&b) -> ##3 c
endproperty
a12: assert property(p12);