追梦赤子心

system_verilog display format1. 简介$display 和 $write的区别:$display系的系统函数：会在输出的末尾自动添加换行符(newline character);$write系的系统函数：光标会停留在输出的末尾，不会自动换行。$display 和 $write相同之处：按照参数列表的顺序输出参数；参数可以是引号内的字符串(quo...

一个简单的断言书写1. 序列1.1 简单的信号检查序列：// 序列s1检查信号‘a’在每个时钟上升沿都为高电平：seuqnce s1; @(posedge clk) a;endsequence1.2 边沿定义的序列// 序列s2检查信号‘a’在每个时钟上升沿为上升沿/下降沿/保持稳定：seuqnce s2; @(posedge clk) $rose(a); ...

蕴含操作符蕴含操作符简介1. 交叠蕴含2. 非交叠蕴含3. 后续算子带固定延迟的蕴含4. 使用序列/表达式作为先行/后续算子的蕴含蕴含操作符简介property ： p7; @(posedge clk) a ##2 b;endpropertya7: assert property(p7) $dispaly("property p7 successed.\n"); else ...

SVA的时序窗口1. 非固定延迟的时序2. 重叠的时序窗口3. 无限的时序窗口4. ended结构到目前为止，前面记录的都是固定的正延迟，其实sva也支持不同的描述延迟的方法。1. 非固定延迟的时序//检查a&&b成功后，那么在接下来的1～3个时钟周期内，信号c应该至少在一个时钟周期为高电平property p12; @(posedge clk) (a&b) |...

重复运算符连续重复运算符1. 信号的连续重复2. 序列的连续重复3. 带延迟窗口的序列的连续重复4. 连续重复和可能运算符跟随运算符非连续重复运算符如果给定信号“start”在任何时钟上升沿，出现上升沿；然后，时钟下个周期起，a信号连续持续三个周期的高电平；然后，下个时钟周期，信号”stop“为高；利用此前的方法，我们可以这样写：//冗余的代码写法sequence test; @(po...