verilog RTL编程实践 笔记 十七课

最新推荐文章于 2024-11-01 09:58:22 发布
原创 最新推荐文章于 2024-11-01 09:58:22 发布 · 607 阅读 · 2 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文是Verilog RTL编程的实践笔记，重点讲解了第十七课中的lab10 loops。介绍了for循环在综合中的限制，以及repeat/while、SV的foreach循环不可综合。通过实例代码FindPatternBeh.v，展示了如何在输入帧中查找特定模式。代码利用pad和IJump设置，用if判断检测8位数据中特定序列，并保存符合条件的数据。同时，遍历pad区域，检查记录的中间值是否形成递减序列，通过CountOK记录正确情况。

十七课

lab10 loops

for循环可不可综合取决于变量是否是固定值。

for循环很多情况下和generate语句放在一起使用。

repeat/while不可综合，SV里面的foreach不可综合。

 

  • FindPatternBeh.v

代码的功能是在某一帧输入中寻找规律。

pad可以视为分割数据的标签，IJump设定了分配给每个标签的位数，StartI设定起始位。

begin后面加冒号可以给接下来的一段代码块命名。

62行的if判断用来判定每8位数据是否有前三位和后三位都为0的序列。

若出现满足条件的序列，就将8位数据正中间的两位存储到Nkeeper当中；若不满足则转至101行，计数 i 减一位，然后重新判断。

j用来判断当前所在的pad区（95行）。

最低0.47元/天 解锁文章
verilog RTL编程实践 笔记 第八课 第九课
qq_38453556的博客
11-12 393
第七课由于太短，不作记录 第八课 make会直接寻找名字为Makefile的文件，执行其中的命令。 dve可以调出gui界面，然后打开vpd文件。 DC也可以通过.tcl文件执行脚本。 （以上笔记与第六课相同） lab01 Timing report 在lab01（课程特有）中，用已经写好的tcl文件进行DC综合： 综合以后的电路没有满足timing的要求(vi...
verilog RTL编程实践 笔记 十五课
qq_38453556的博客
11-12 597
十五课 lab08 counter 最简单的方法就是用代码直接i=i+1。 Ripple counter 设计电路时需要1.先写design spec，用自然语言去描述功能；2.构造architecture，搭建电路框图。 总线AMBA的spec：AMBA→AHB/APB/AXI Counter4.v 这里是行为级的写法，注释当中是RTL级的写法。 综合时一般以时序为先，...
Verilog HDL_语句
weixin_46365033的博客
11-16 780
文章目录块语句顺序块并行块赋值语句阻塞赋值非阻塞赋值起始时间和结束时间条件语句if-elsecasecase语句说明循环语句foreverrepeatwhilefor结构说明语句initialalwaysalways和initialtaskfunction 块语句 取名字的方法是在块的begin/fork后面加冒号。 通常用无名块即可。 顺序块 块内可以声明变量，但只有赋予块名时，才可以访问到。 并行块 大家都从0时刻同时执行。 延迟也是相对于0时刻延迟。 只有当所有语句结束，或者触发disable
FPGA设计Verilog基础之数据类型的作用和特点、常量和变量的代码示例详解
SteveRocket's-Blog
06-24 5535
在Verilog中，有多种数据类型可供使用，包括位向量类型、整数类型、实数类型、布尔型、时间类型和字符串类型等。下面详细介绍Verilog的所有数据类型、常量和变量的定义和使用方法。 整型和实型用于表示数字，布尔型用于表示逻辑值。向量型用于表示多位数据，例如： reg [7:0] data; // 8位向量型寄存器 wire [3:0] addr; // 4位向量型线网 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。
Verilog 在 begin 关键字后面跟冒号和变量名是什么意思？
shimly123456的博客
01-03 635
这是块的名字 在使用 generate 的时候很有用 具体请看这个网页：https://stackoverflow.com/questions/41990552/verilog-what-does-begin-followed-by-colon-and-a-variable-mean
Verilog语法
Cheap_talker的博客
03-25 1160
语法子集很小，易用。 模块：module…endmodule 端口：input,output,inout(双向特殊) 信号：wire,reg,tri(测试用)…     reg与wire常用 运算符：与其他语言类似，逻辑运算与算数运算以及关系运算。 分支：if…else, case…default…endcase。 赋值：assign与=以及<=(非阻塞赋值什么鬼？) always：与
VerilogHDL简介
yijiancmy的博客
02-07 1521
转自于知乎罗成的文章[https://zhuanlan.zhihu.com/p/72008467] 本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。 众所周知，学习FPGA必须首先掌握一门硬件描述语言，所以我为初学者小白们将Verilog语法进行了总结，写了十三篇文章。 Verilog HDL的语法与C语言的语法有许多类似的地方，但也有许多不同的地方。我们学习V...
verilog RTL编程实践 笔记 第三课 第四课
qq_38453556的博客
11-12 699
第三课 Timing #数字 表示经过多长时间 begin……end 表示顺序执行；fork……end表示并行执行。 Continuous Assignments Syntax assign #del <id> = <expr> #del表示延时，属于可选项；<id>表示net的名字 Properties 1.都是并发执行的 2.互相独...
verilog RTL编程实践 笔记 十一课 十二课
qq_38453556的博客
11-12 398
第十一课 Verilog simulation event queue 与VCS视频教程第一课的内容相同。 补充：SV的队列有三个模块：oop,rtl,assertion，interface会隔离oop和rtl（？） lab04 scheduler.v 模块当中包含了一些testbench，用来描述阻塞语句和非阻塞语句的区别 **在大型电路（如CPUGPU等）用RTL代码跑...
Verilog测试激励中begin后面加冒号什么意思
aaaaaa1121的博客
07-02 428
这个冒号后面的img_input代表什么意思？
verilog冒泡排序算法
05-06
用verilog实现的冒泡排序算法，源码，可综合，无警告，有仿真，有截图，有状态机，完全可用。 非常值得大家借鉴
Verilog_语言的学习
10-28
学习硬件设计语言，内容比较详细，ppt的形式突出学习的重点
system verilog 中两个冒号_扫盲了！Java中 :: 到底是什么鬼语法？
weixin_39932300的博客
12-16 1731
一、简洁方法引用分为三种，方法引用通过一对双冒号:: 来表示，方法引用是一种函数式接口的另一种书写方式静态方法引用，通过类名::静态方法名， 如 Integer::parseInt实例方法引用，通过实例对象::实例方法，如 str::substring构造方法引用，通过类名::new， 如 User::new二、方法引用publicfinalclassInteger{pu...
[Verilog HDL ]数电语法
YaoJinTao2003的博客
06-05 2699
[Verilog HDL ]数电语法
Verilog踩坑日记
wxkhturfun的博客
12-07 1747
1.Verilog描述 reg[7:0] mema[0:255] ; 声明一个数组mema为256*8bits寄存器，其索引为0~255，宽度为8 reg arrayb [7:0] [0:255]; 声明一个二维数组，其数据为1位寄存器 time hist[1:1000]; 有1000个时间值的数组 reg [1:n] rega; 一个n位的1个深度的寄存器（存储器） reg mema [1:n]; 一个1位的n个深度的寄存器（存储器） ...
Verilog学习之路
TMDBYC的博客
12-04 2389
Verilog编程规范1.不允许在冒号前后==同时==出现变量。 1.不允许在冒号前后同时出现变量。 在已知所需位宽的情况下，可使用":-“或”:+"代替；比如我们有一个变量i，我们需要取出从i×8+7到i×8这8位数据，直接写[i×8+7:i×8]是会报错的。正确的写法是： [8×i+7 -: 8] ...
verilog之for循环（1）
qq_44985628的博客
07-21 1843
verilog之for循环（1）
verilog中for循环
JACKLJ1998的博客
09-11 7324
1. for循环 在Verilog中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。主要原因就是for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。 比如如下for循环： for(i=0;i&lt
verilog中 +：的使用
最新发布
qq_44951495的博客
11-01 2110
【代码】verilog中 +：的使用。
Verilog语言进阶设计练习与PLD编程笔记
本资料《verilog语言讲解与练习》聚焦于第10章“设计练习进阶”，并结合对ABEL PLD编程笔记的补充内容，系统性地深化了学习者对于复杂逻辑系统设计的理解与实践能力。该章节不仅涵盖了基础语法和建模方法的回顾，更...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值