verilog RTL编程实践 笔记 十七课

最新推荐文章于 2024-11-01 09:58:22 发布
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分类专栏： Verilog RTL
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本文是Verilog RTL编程的实践笔记，重点讲解了第十七课中的lab10 loops。介绍了for循环在综合中的限制，以及repeat/while、SV的foreach循环不可综合。通过实例代码FindPatternBeh.v，展示了如何在输入帧中查找特定模式。代码利用pad和IJump设置，用if判断检测8位数据中特定序列，并保存符合条件的数据。同时，遍历pad区域，检查记录的中间值是否形成递减序列，通过CountOK记录正确情况。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

十七课

lab10 loops

for循环可不可综合取决于变量是否是固定值。

for循环很多情况下和generate语句放在一起使用。

repeat/while不可综合，SV里面的foreach不可综合。

 

  • FindPatternBeh.v

代码的功能是在某一帧输入中寻找规律。

pad可以视为分割数据的标签，IJump设定了分配给每个标签的位数，StartI设定起始位。

begin后面加冒号可以给接下来的一段代码块命名。

62行的if判断用来判定每8位数据是否有前三位和后三位都为0的序列。

若出现满足条件的序列，就将8位数据正中间的两位存储到Nkeeper当中；若不满足则转至101行，计数 i 减一位，然后重新判断。

j用来判断当前所在的pad区（95行）。

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