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原创 verilog中 +：的使用

【代码】verilog中 +：的使用。

2024-11-01 09:58:22 1350

原创 vivado自带simulation设置初始仿真时间

如图所示，打开工程，按步骤设置即可。

2024-10-31 19:12:58 1217

原创 Vivado IP核解锁方法 vivado2016.4

如图所示，用vivado 2016.4打开了 2016.3的工程，所有ip核都被锁住。选中锁住的ip核，右击，选择upgrade ip。ip已解锁，双击可打开。点击generate。

2024-10-30 11:33:59 296

原创 Jlink驱动的官方下载

官网下载链接：

2024-10-30 09:59:00 2038

原创 CP210x USB 转 UART 桥接 VCP 驱动程序

官网链接：无脑下载：设备管理器中就会出现端口：已成功！

2024-10-29 16:39:11 866

原创为什么寄存器打一拍，仿真结果并没有进行打拍？

reg din_r;if(!endelse beginend。

2024-10-15 16:33:12 344 1

空空如也

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为什么寄存器打一拍，仿真结果并没有进行打拍？
重生之我在学FPGA: tb仿真文件有问题！请这样写 initial begin clk = 1; rst_n = 0; din = 1'b0; rst_n = 1; @(posedge clk) din <=1'b1; @(posedge clk) din <=1'b0; @(posedge clk) din <=1'b1; @(posedge clk) din <=1'b0; @(posedge clk) din <=1'b1; @(posedge clk) din <=1'b0; @(posedge clk) din <=1'b0; @(posedge clk) din <=1'b1; @(posedge clk) din <=1'b1; end

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