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第九课 Extracted and Interface Logic Models学会在已经有设计好的门级网表的前提下，创建interface logic model，或者extracted timing model学会用命令比较创建出的模型和门级网表之间的区别为什么要创建模型？为了实现超大规模集成电路的静态时序分析，需要简化电路。Create an ILM好处：可以做分层的STA；可以真实地还原网表的物理状况；模型容易创建ILM的特性：创建ILM之前1.保证设计的约束完整2.排

第八课 Quick Timing ModelsOverviewQTM用于为没有门级网表的模块建立时序模型，但是仍然有一定的时序特性，相当于黑盒子。常用于供系统工程师在布局或者顶层电路的时序分析时使用，此时HDL代码还没有开始编写，也有可能是第三方提供的IP核，无法查看内部电路结构。Create QTMsQTM是用PT的脚本构造出来的，脚本的命令当中包括以下内容：延迟可以用时间（例如2ns），或者用具体的cell表示。Example4-bit宽度的同步加法器/减法器编写QTM时

实践课用pt_shell打开软件pt_shell做STA之前1.已经有做过STA的文件时用restore_session可以载入以前的文件：restore_session share/载入文件后检查时序：report_timing2.对post-layout做STA时：首先设置PT的环境：source /eda/synopsys/pt/2012.12/admin/setup/.synopsys_pt.setup加载相应的文件：set link_path "* /h

第七课 Introduction to physical datawhy use physical data?wire load model在逻辑层面(pre-layout)，PT软件中的时序模型如下所示：实际布线后的时序模型如下所示：基本单元的延迟和连线延迟的占比会根据工艺大小变化：==在目前的工艺水平下，连线延迟占到了70%以上。==因此对连线延迟的准确性要求很高。introduction to physical dataparasitic versus SDF物理参数分为

第五课 Scripting:Collections and Procedures关于TCL的语法部分，可以参考其它软件中的笔记。Collectionscollection：是由collection的句柄指代的一组设计对象set myvar [all_inputs] {"IN1","IN2","in3"}Attributes可以用以下命令列出设计对象的属性：list_attributes -application -class clock两个示例：示例2中-filter选项只选

第三课 Timing Exceptions即时序例外Using Timing Exceptions上一节课所讲到的时钟约束都是针对常规的单周期时钟，默认施加在所有path上。若有些path并不是常规路径，不需要PT分析，则需要额外的约束来对其进行设置。Related Commands：Start and end points这类时序例外需要有合法的路径起点和终点，对起点和终点的规定如下：起点：输入端口，寄存器的时钟端口终点：输出端口，寄存器的信号端口皆可：Clock object

绪论目录：第一到第四课比较重要第一课