做有挑战的事

AD9371采用零中频架构，接收侧通过本振下变频至基带，支持7.5-100MHz接收带宽。该芯片包含4个JESD204B接口Lane（RX/ORX各2个）和4个TX Lane，由外部时钟芯片提供device clock和SYSREF信号。

摘要：CPRI接口用于连接基站REC和RE单元，是一个同步系统，要求两端时钟同源。它采用8B/10B编码，支持9830.4Mbit/s线速率，基帧长度为260.42ns。CPRI数据包括IQ数据和控制数据，通过超帧结构传输。初始化过程涉及速率协商和协议设置，状态机从A到G逐步完成同步。最终在F或G状态实现链路正常运行，完成层1同步和主从端口功能对齐。该系统通过GT模块恢复时钟，配合外部PLL实现时钟同步，确保数据传输的稳定性。

摘要：本文介绍了一个基于JESD204B接口的ADC/DAC系统架构设计。系统包含4个ADC和4个DAC，采用122.88MHz采样率64bit数据位宽。详细阐述了数据转换流程，包括TX端通过FIFO实现61.44MHz/128bit到122.88MHz/64bit的转换，以及RX端的反向转换。重点分析了Lane与ADC/DAC的数据映射关系，说明了JESD204B IP核的32bit Lane如何对应16bit采样数据。

摘要：JESD204B是一种高速串行接口协议，用于ADC/DAC与逻辑器件间的数据传输，最大支持12.5Gbps线速率。相比LVDS，它节省IO资源和PCB面积。协议采用SERDES技术，通过CDR恢复时钟，支持确定性延迟同步（子类1使用SYSREF）。文章详细介绍了线速率计算方法、物理层架构和AD9371芯片的初始化配置过程，包括Lane对齐、数据映射关系等关键技术要点，并给出FPGA接口的数据排列示例。