做有挑战的事

摘要：Vivado在实现阶段出现多驱动错误(DRCMDRV-1)，分析发现两段代码存在问题。第一段实现数据累加，第二段实现极值查找，均因在for循环中使用非阻塞赋值(<=)导致：1) 时序逻辑中非阻塞赋值会推断寄存器，使循环比较失效；2) 多实例并行驱动同一寄存器造成冲突。正确做法应遵循"计算用阻塞，输出用非阻塞"原则：循环内临时计算使用阻塞赋值(=)，最终输出使用非阻塞赋值(<=)。修改后代码消除了多驱动问题，确保每个实例独立计算，互不干扰。

摘要：GMII和RGMII是以太网接口标准，GMII采用8位125MHz单沿传输实现1000Mbps，而RGMII通过4位DDR双沿传输减少引脚数。两者转换需处理数据位宽与时序，FPGA中需使用IDDR/ODDR源语实现单双沿转换。为实现精确时序，需使用IDELAYE3/ODELAYE3延时模块，并通过级联扩展延时范围，配合IDELAYCTRL模块工作。RGMII接口设计中，PHY芯片在双沿分别传输数据高低位，FPGA通过专用源语处理时序对齐，确保数据传输可靠性。

摘要：本文介绍了FPGA中常用的数据转换和信号处理原语。IDDR/ODDR实现双沿与单沿数据的相互转换，用于PHY与FPGA接口；IBUFDS/OBUFDS处理LVDS差分信号的单端转换；IOBUFDS支持双向差分信号传输。IDELAYE3/ODELAYE3提供可编程信号延迟功能，配合IDELAYCTRL实现精确校准。ISERDESE3和OSERDESE3分别实现串并转换和并串转换功能，支持SDR和DDR模式，适用于高速数据传输场景。这些原语在FPGA设计中对于接口转换、信号对齐和高速数据传输至关重要。

FPGA定点数运算

Verilog基础知识

AXI-DMA相关简介

总结记录关于亚稳态引起的跨时钟域相关处理方法。