2ASK调制解调

不敢想哦！！！

已于 2022-08-19 16:31:37 修改

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分类专栏： FPGA数字通信文章标签： java 前端 javascript

于 2022-08-05 23:00:59 首次发布

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ASK调制解调中，调制信号为二进制数字信号（2ASK），载波幅度仅有两种状态变化，发送的信号上没有载波时表示发送的码元0，信号上有载波时发送的码元1，可看作一个单极性的脉冲序列和一个载波相乘。

2ASK信号调制模型：

2ASK信号解调模型：

由整流电路对输入信号取整，将交流信号转换成直流信号，低通滤波器滤出基带信号的包络，经判决输出，完成解调。

FPGA 端的实验框图：

发送端：由ARM将数据传入DDR，通过DMA进行数据读取并进行并串转换，再由tx_ask进行调制，将调制后的信号送入AD9361经PA后发送出去；

接收端：AD9361接收到的数据送入rx_fir进行整流以及滤波，再由mean模型进行均值平滑滤波器以消除噪声干扰，bitsync模块进行数据同步，判决输出，将接收到的模拟信号转为数字信号，由串并转换将数据恢复成8位有效数据，通过DMA写回DDR，ARM端用串口将数据返回至上位机，由上位机进行解调正确性的判断。

实验采用AD9361+zynq 框架实现，首先需要搭建基于AD9361 的收发器框架。

1、AD9361 PL侧框架搭建

AD9361框架图：

1T1R和2T2R读写时序图：

1T1R模式需要两个时钟才能完整的接收完一个 12 位的数据，根据data_clk 和 rx_frame 信号先接收 I Q 路数据的高 6 位，再接收低 6 位；

2T2R模型需要四个时钟才能完整接收完一个12位数据，在rx_frame 信号为高时，接收1个通道数据，为低时接收另一个通道数据；需要注意的是，rx_frame为高时，接收的是两个通道的高6位，反之接收低6位数据；

AD9361接口模块设计框图：

RX 链路：IBUFDS -> IDELAY -> IDDR ->RX_CHANNEL_IQ

TX 链路：TX_CHANNEL_IQ -> ODDR -> OBUFDS

IBUFDS和OBUFDS进行单端信号与差分信号的相互转换，因为FPGA无法处理差分信号；

IDDR和ODDR进行单沿与双沿采样数据的转换；

IDELAY用于动态调制接收数据与时钟的延迟；

RX_CHANNEL_IQ 和 TX_CHANNEL_IQ 是对RX 和 TX数据的解析，提取1T1R和2T2R模式下的 I /Q 路数据；

FPGA系统搭建：

2、ASK信号的调制

调制原理：发送的数据为0，则输出0；发送的数据为1，则输出载波信号，即正余弦信号。

参数：采样时钟 40MHZ，数据频率100Kbps，载波频率1.25MHZ，每个载波周期内采样点数 40/1.25=32个，每个数据周期内有 40/0.1=400个采样点

模块设计思路：调制模块内部需要先声明两个数组存放sin和cos对应的数据；通过计数器，在采样时钟作用下，从0~32进行循环计数，模块每输入一个数进行一次判断；当输入数据为0，输出0；输入数据为1，输出sin 和cos数组内与当前计数器对应的值。

使用MATLBA生成 sin 和 cos 数组：

t = 1:1/32:1;
y1 = 255 * sin(2*pi*t);
y2 = 255 * cos(2*pi*t);
y1 = round(y1);
y2 = round(y2);
file = fopen('data.txt','w');
fprintf(file,'%d, ',y1);
fprintf(file,'\n');
fprintf(file,'%d, ',y2);
fclose(file);

HLS实现tx_ask模块：

void tx_ask(ap_uint<1> data_in, ap_int<12> *sin, ap_int<12> *cos){
    ap_int<12> cos_table[32] ={255 ,250 ,236 ,212 ,180 ,142 ,98 ,50 ,0 ,-
50 ,-98 ,-142 ,-180 ,-212 ,-236 ,-250 ,-255 ,-250 ,-236 ,-212 ,-180 ,-142 ,-98 ,-50 ,0 ,50 ,98 ,142 ,180 ,212 ,236 ,250};
    ap_int<12> sin_table[32] ={0 ,50 ,98 ,142 ,180 ,212 ,236 ,250 ,255 ,250 ,236 ,212 ,180 ,142 ,98 ,50 ,0 ,-50 ,-98 ,-142 ,-180 ,-212 ,-236 ,-250 ,-255 ,-250 ,-236 ,-212 ,-180 ,-142 ,-98 ,-50};

if(data_in == 1){
    *sin = sin_table[count.range(4, 0)];
    *cos = cos_table[count.range(4, 0)];
}
else
{
    *sin=0;
    *cos=0;
}
    count ++;
    if(count == 32) {
    count =0;
} }
}

3、接收链路rx_fir 模块实现

先进行abs()函数取绝对值进行整流，再由FIR低通滤波，滤除高频载波信号。

fir参数设置：采样率40MHZ，54阶低通滤波器，Hamming窗，通带频率100K；

void rx_ask (
    ap_int<20> *y,
    ap_int<12> x
 ) {
    const ap_int<8> c[54] = {
    1, 1, 2, 2, 2, 3, 3, 4, 5, 6, 7, 7, 8, 9, 10, 11, 
    12, 13, 14, 15, 16, 16, 17, 17, 18, 18, 18, 18, 18, 18, 17, 17, 16, 16, 15, 
    14, 13, 12, 11, 10, 9, 8, 7, 7, 6, 5, 4, 3, 3, 2, 2, 2, 1, 1
};
    static ap_int<12> shift_reg[54];
    ap_int<26> acc;
    ap_int<12> x_t;
    int i;
    acc=0;
    x_t = abs(x);
    Shift_Accum_Loop: for (i=54-1;i>=0;i--) {

    if (i==0) {
    acc+=x_t*c[0];
    shift_reg[0]=x_t;
} else {
    shift_reg[i]=shift_reg[i-1];
    acc+=shift_reg[i]*c[i];
} }
    *y = acc.range(25,6);
}

4、均值滤波

将连续输入的相邻的数进行累加求平均值，以滤除噪声产生的毛刺，再送入同步模块，使得其减少误判。

void mean(ap_int<20> dina,ap_int<20> *dout){
	static ap_int<20> shift_reg[16];
	ap_int<24> acc;
	acc =0;
	int i;
	Shift_Accum_Loop:for(i=16-1;i>=0;i--){
			if(i==0) {
				shift_reg[0] = dina;
				acc += dina;
			}
			else{
				shift_reg[i]=shift_reg[i-1];
				acc+=shift_reg[i];
			}

		}
		*dout=acc.range(23, 4); //div 16
		dout =0;
}