FPGA技术：Altera双时钟调试问题

在调试Altrea信号处理板时，出现下面的奇怪现象：

板上有两块独立晶振：

对两路时钟输入分别用PLL核例化，发现一个时钟的频率自动降低几百倍；

对1路时钟同时例化两个IP核，也会出现某个PLL核输出频率不对的情况；

对1路时钟用PLL例化，另一个时钟直接用计数器分频获得其它频率信号，均正确。

这是ALTERA本身芯片的原因？或者PLL用法还有什么特殊的要求？

在使用CRD500时，如果使用两个晶振输入信号。需要注意：

1）只能采用一路输入时钟信号 使用PLL例化。

2）另一路输入时钟信号 只能通过直接分频 产生所需的时钟频率。