lec formal 中read_verilog 和read_lib 区别

一般情况下，std cell ,IP 这些cell 我们只要吃到对应的.v ，就会映射到具体的cell .  一般.v 和lib 对于逻辑关系描述的应该一致，但是对于一些IP ，通过verilog  描述的逻辑关系，比较复杂，可能就会导致工具理解verilog 语法有一定的问题，所以这个时候就会出现错误，导致一些iP 映射不上，所以这时候我们只需要替换成相对应的lib 就好。