VivadoAndTcl: read_verilog

Unknown_Fighter

已于 2023-11-17 16:07:43 修改

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分类专栏： # VivadoAndTcl 文章标签： fpga开发硬件工程 fpga

于 2023-11-17 15:57:35 首次发布

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本文介绍了如何在Verilog设计中使用`read_verilog`函数读取单个或多份Verilog文件，特别提到在读取SystemVerilog文件时需要添加`-sv`选项，适用于FPGA开发过程。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

读一个或者多个verilog文件。

# 举例如下
read_verilog C:/Data/FPGA/TopModule.v
read_verilog {C:/Data/FPGA/TopModule.v C:/Data/FPGA/InitModule.v}
read_verilog -sv {C:/Data/FPGA/CalModule0.sv C:/Data/FPGA/CalModule1.sv}

需要注意的是，当在读取SystemVerilog文件时，需要添加-sv选项。