qq_34110120的博客

report_timing -machine_readable -max_points 1000 > foo.mtarptload_timing_debug_report foo.mtarpthighlight_timing_report -file foo.mtarpt -path "1 2 3 4 5" -noarrow

ProblemI seesome modules named ascdn_gray_box*in my black box report.What does it mean? Under what conditions does Conformal model a library cell ascdn_gray_box?For Example:SYSTEM (GRAYBOX): (G R) cdn_gray_box_^hm_cgf4_r0hd_ln110^Solution...

report_timing 时候需要 报出经过特定单元的path 在clock tree 上{例如 PLL，}，由于lanuch clock path 所经过的点可能 create 了很多clock ,此时 如果 直接用 report_timing -from a -to b -unc -path_typ full_clock , 这样是报不不来 tree 的。此时 需要 删除掉所有 case 点 和 clock ，这样就可以报出所有你想的点。reset_case_analysis [get_...

对于没有map 的点处理方法通过naming ruledelete_mapped_points add mapped point

puts "[get_object_name [get_property $path launching_point ]]"puts "[get_object_name [get_property $path capturing_point ]]"

一般情况下，std cell ,IP 这些cell 我们只要吃到对应的.v ，就会映射到具体的cell . 一般.v 和lib 对于逻辑关系描述的应该一致，但是对于一些IP ，通过verilog 描述的逻辑关系，比较复杂，可能就会导致工具理解verilog 语法有一定的问题，所以这个时候就会出现错误，导致一些iP 映射不上，所以这时候我们只需要替换成相对应的lib 就好。...

为什么要引入AOCV对于aocv stage count 主要分为 PBA 和GBA ，pba，时候对于path计算不考虑分支情况，是多少就是多少，GBA模式下考虑分支点，对于公共点前面的选择分支级数最少的，也就是最坏的情况，对于公共点后面的级数清零重新计算。为了精确性，为了剔除悲观度。用set_timing_derate来设置OCV，对于一个固定的corner，只能对data/cl...

1.基本用法xrun \ -64bit \ -access rw \-v /process/smicN14/sfp/stdcell/9TC_v1p0a/SCC14NSFP_90SDB_9TC16_LVT_v1p0a/Verilog/scc14nsfp_90sdb_9tc16_lvt.v \-v /process/smicN14/sfp/stdcell/9TC_v1p0a...

dbGet是Innovus/Encounter DBTCL命令的一种。除了dbGet，DBTCL的命令还包括以下几种：1. dbSet2. setDbGetMode/getDbGetMode3. dbSchema4. dbTransform5. dbQuery这其中，最常用的就是dbGet和dbSchema当我们在Innovus中敲击dbGet以后，然后按<...

You can use the following single-linedbGetscripts to explore various aspects of your design:List all unplaced instances in the designdbGet[dbGet-p top.insts.pStatus unplaced].name​List all pl...

一、innovus作用：数字芯片P&R布局布线版图设计工具.二、操作流程：innovus flow.png三、具体操作命令详解1.import designinnovus //开启innovussource dtmf.globols //读取并执行文件中的命令init_design :生成db数据库文件2.floorplan--打开界面上floor...

matel filler:物理填充物，保证金属密度，避免断线情况出现，endcap:block 或者 hard 四周确定是封闭的well tap cell:是一个反相器在N 基底防止 击穿。

timeDesignYou can use the timeDesign command to run Early Global Route, extraction, and timing analysis.The timeDesign command generates detailed timing and DRV reports. For example,report_timi...

flow 介绍Set-up variables/environment输出文件的控制综合变量的一些默认设置设置don’t’ use 的cell 列表set search_list读入库文件包括标准单元库和特殊IP 库文件set_attribute libraryset_attribute lef_library set_attribute ...

RTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。行为级是RTL的上一层，行为级是最符合人类逻辑思维方式的描述角度，一般基于算法，用C/C++来...