FPGA学习之日常工作

小达爱学习

已于 2023-01-06 16:01:53 修改

阅读量573

点赞数

CC 4.0 BY-SA版权

分类专栏：工作内容相关文章标签： fpga开发学习

于 2023-01-06 15:28:02 首次发布

本文链接：https://blog.youkuaiyun.com/qq_30093417/article/details/128575176

本文探讨了FPGA开发中的三个关键问题：根据APID调整重频、参数注入的上下限保护以及同步触发信号的组合逻辑转换。在TOP.v文件中涉及了这些问题的解决，同时在ykyc422_top.v、yk422_rx.v和laser_ctrl_top.v等模块中也进行了相应处理。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

问题1：首先需要修改的是根据输入的APID，来给不同的重频

TOP.v

// TOP.v 
module TOP(
...
// add
input [7:0] APID_IN,
...
);

ykyc422_top ykyc422_top(
...
// add
.APID_IN	(APID_IN),
...
);

syn_pulse_ctrl_top syn_pulse_ctrl_top(
...
// add
.APID_IN (APID_IN),
);

syn_pulse_ctrl_top

module syn_pulse_ctrl_top(
...`
input [7:0] APID_IN,
output wire syn_pulse_o,
...
);

// 方法1 组合逻辑
localparam  SPD_UPPER_LIMIT = 8'd160;     
localparam  DPD_UPPER_LIMIT = 8'd170; 
localparam  FPD_UPPER_LIMIT = 8'd180; 
localparam  SPD_LOWER_LIMIT = 8'd160;     
localparam  DPD_LOWER_LIMIT = 8'd120; 
localparam  FPD_LOWER_LIMIT = 8'd100;  

wire    [1:0]   sel         ;
wire    [7:0]   upper_limit ;
wire    [15:0]  lower_limit ;

assign sel = APID_IN[7:6];
assign upper_limit = (sel==2'b00)? SPD_UPPER_LIMIT:(sel==2'b01)? DPD_UPPER_LIMIT: FPD_UPPER_LIMI