Quartus II 模块化设计之两位七段码显示（verilog详细步骤）

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分类专栏： quartus II13.0 文章标签：嵌入式

于 2021-04-15 20:09:39 首次发布

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Quartus II 13.0模块化设计

新建工程
工程代码下载

新建工程

1.点击File➡️New Project Wizard…
在这里插入图片描述

2.1⃣️点击三个点找到工程文件夹📁➡️2⃣️命名工程名
在这里插入图片描述
3.下一步

4.选择芯片型号，然后直接finish
在这里插入图片描述
5.新建两个verilog HDL file 文件

6.新建TOP层的TOP.v文件

在这里插入图片描述

`timescale 1ns/1ps
module TOP (a,dr);
input[3:0]a;
output[6:0]dr;
assign  dr=(a==4'b0000)?7'b1000000://0
			  (a==4'b0001)?7'b1111001://1
			  (a==4'b0010)?7'b0100100://2
			  (a==4'b0011)?7'b0110000://3
			  (a==4'b0100)?7'b0011001://4		  
			  (a==4'b0101)?7'b0010010://5			  
			  (