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RSS订阅原创 Signmoid函数
signmoid函数由于其值在0-1之间，且连续，在某些情况下可以达到近似阶跃函数的要求，常用于机器学习中。signmoid(x)=1/(1+e^-x)关于点（0,1/2）中心对称，可使用1/2作为阈值。x趋近于正无穷时，函数从+1下方趋近于+1，x趋近于负无穷时，函数值从-1上方趋近于-1....
2019-05-14 16:38:06
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转载 【OpenCV学习笔记】之卷积及卷积算子（convolution）
【OpenCV学习笔记】之卷积及卷积算子（convolution）一、简单理解卷积的概念1.1卷积的定义：定义任意两个信号的卷积为 这里的*代表卷积的运算符号， 是中间变量，两个信号的卷积仍是以t为变量的信号。类似地，离散的信号的卷积和： ...
2019-04-15 14:26:18
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原创 IBERT核调试
关于Vivado的IBERT核的调试网上有很多很多详细的资料，这里就不说了，关于IBERT核的调试我感觉关键部分在一下几点：1.确定误码率测试的方式 方式分为四种回环（即近端、远端的PCS和PMA回环）和实际通信的实体间直接测试。 回环的方式就是烧写IBERT核后使用线缆（cable）将rx与自身的tx直接连接起来或者通过通信另一端内部进行各个层面的回环，自己发自己收，检测误码率。另外...
2018-07-12 11:05:40
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转载 Vivado下IBERT使用指南
第一部分 生成IBERT IP及运行工程生成配置文件1. 选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个 protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）2. 选择需要的Quad 通道114和115，及参考时钟源，这里选...
2018-06-21 16:56:15
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原创 FPGA时序约束建立时间与保持时间概念
建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。建立时间不满足，只能重新综合设计，并以违例路径为目标进行优化，以及对涉及到违例的组合逻辑以及子模块加紧约束。保持时间不...
2018-06-20 15:40:08
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转载 AXI4、AXI4-Lite、AXI-Stream总线协议的简单认识
(一)AXI总线是什么？ AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。 AXI4：主要面向高性能地址映射通信的需求； AXI4-Lite：是一个简单地吞吐量地址映射性通信...
2018-06-20 09:44:09
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转载 Xilinx RocketIO模块的介绍
摘要: 在高速电路系统设计中，差分串行通信方式正在取代并行总线方式，以满足系统对高带宽数据通信的需求。RocketIO是Virtex2 Pro以上系列FPGA中集成的专用高速串行数据收发模块，可用于实现吉比特的数据传输，适用于多种高速数据传输协议。依据实际工程应用需求，提出了基于RocketIO的高速串...
2018-06-20 09:18:31
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转载 JESD204B概述
一、JESD204B概述1、JED204B是什么？一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204...
2018-06-20 09:06:14
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转载 Virtex—5 GTP和Virtex—6 GTX间匹配通信研究及应用
针对Virtex-5 RocketIOTM GTP和Virtex-6 RocketIOTM GTX之间的差异性，需对预/去加重和接收均衡值、接收终端电压以及发送差分电压值等参数作出灵活调整，才能适应二者间的数据通信。利用ChipsCope Pro_IBERT测得的实际通信参数来设置GTP/GTX的收发端，再通过自定义通信协议定义数据帧结构，设计出一种新的RocketIO数据收发接口控制器。分析了接...
2018-06-19 16:52:57
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原创 blk_mem_gen_v8_2.v问题
Note: $finish : ../dspFPGA/M1/project/dspFPGA.srcs/sources_1/ip/dpram_i32x512_o256x64_xil/blk_mem_gen_v8_2/simulation/blk_mem_gen_v8_2.v(2731)Time: 0 ps Iteration: 0 Instance: /tb_top0/u_DSP2_T...
2018-06-19 08:08:50
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原创 在FPGA编程时上常犯的错误
1.忘记时钟域。容易忘记时钟域，通常情况是将一个时钟域的信号在另一个时钟域里进行取值判断等操作，导致结果出现莫名其妙的问题，在查问题时还不易查出来，一直怀疑是其他问题，后来才找到原来是时钟域的问题，时钟域不一致，触发后捕捉到的信号可能不是想要的时候的信号了。2.模块需要加入时钟,尤其是类似IBERT Debug核的这种时钟。由于没有添加IBERT核的时钟，导致Cable一直找不到IBERT核。...
2018-06-19 08:07:06
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转载 FPGA功耗的那些事儿
在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，温度高最常见的问题就是系统重启，另外对FPGA内部的时序也不利，导致可靠性下降。其它硬件电路的功耗是固定的，只有FPGA...
2018-06-13 15:17:56
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转载 深度学习开源框架汇总
随着深度学习如火如荼的发展，越来越多的深度学习框架开始涌现出来，群雄逐鹿，鹿死谁手还未确定，基于现有团队的技术沉淀和应用场景的需求，进行框架选择是较为稳妥的方案。1. TensorFlowTensorFlow是Google推出的深度学习框架，Tensorflow让用户可以快速设计深度学习网络，将底层细节进行抽象，而不用耗费大量时间编写底层CUDA或C++代码。官网链接：https://www.te...
2018-06-08 15:20:29
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原创 Xilinx 下载后不显示IBERT Debug核的问题
Xilinx 下载后不显示IBERT Debug核的问题最近在调试Xilinx GTP，高速串行总线，若干年前并行接口的速度确实比串行接口快，在时钟频率比较低的情况下，并行总线确实可能比串行总线快，但是，随着技术的发展，时钟频率越来越高，并行导线之间的相互干扰越来越严重。并行接口因为有多条并行且紧密的导线，但时钟频率提高的一定程度时，传输的数据已经无法恢复。而串口因为导线少，线间干扰容易控制，反而...
2018-06-07 15:01:13
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转载 串行为啥比并行快？
当前，在高速硬件电路设计中，主要就分为两类信号类型，一类是串行信号，一类是并行信号。两类信号的特点不一样，其分析的手段也都不一样。那么问题来了。串行接口为啥比并行接口快？作为一个电路设计师，我整个职业生涯都花在接口电路上，串行并行都做过，且速度不慢（DDR3-1600Mbps, SerDes 30Gbps），这个问题不答实在技痒难耐。当然，要说清楚这个问题，老司机这一次要从从电学特性和经济的角度分...
2018-06-07 14:45:51
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转载 Xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps 之前用serdes一直都是跑的比较低速的应用，3.125Gbps，按照官方文档一步一步来都没出过什么问题，这次想验证一下K7系列GTX最高线速8Gbps，看看xilinx的FPGA是不是如官方文档所说。GTX速度到底可以跑到多少关于器件速...
2018-06-07 13:56:29
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转载 XILINX GTX/GTP 使用小结
XILINX GTX/GTP 使用小结来源: EETOP 赛灵思（Xilinx） 社区1.XILINX GTX介绍GTX是Virtex系列 FPGA上的低功耗吉比特收发器，在V6芯片上GTX工作带宽范围是750Mb/s到6.6Gb/s，支持收发双向，且收发双向独立。GTX接收和发送方向均由PMA和PCS两部分组成，PCS提供丰富的物理编码层特性，如8b/10b编码等；PMA部分为模拟电路，提供高性...
2018-06-07 13:55:55
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转载 毕业三到五年，别让“努力”毁了你
毕业三到五年，别让“努力”毁了你2018年05月29日 15:33:45阅读数：7495 毕业，就像一个大大的句号，从此，我们告别了一段纯真的青春、一段年少轻狂的岁月、一个充满幻想的时代，纷纷走向了社会。 刚毕业的时候，作为职场新人，我们都拿着接近的薪水，干着相似的事情，大家都过得差不多。 ...
2018-05-31 13:18:19
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原创 modelsim错误
1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at"xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vs...
2018-05-31 08:57:57
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转载 SPI协议简介
转自：https://my.oschina.net/freeblues/blog/674001.SPI协议简介1.1.SPI协议概括 SPI，是英语Serial Peripheral interface的缩写，顾名思义就是串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信...
2018-05-30 13:14:21
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转载 MSB与LSB
MSB与LSBMost Significant Bit， Last（Least） Significant Bit最高有效位（MSB） 指二进制中最高值的比特。在16比特的数字音频中，其第1个比特便对16bit的字的数值有最大的影响。例如，在十进制的15，389这一数字中，相当于万数那1行（1）的数字便对数值的影响最大。比较与之相反的“最低有效位”（LSB）。MSB高位前导，LSB低位前导。谈到字节...
2018-05-30 13:12:17
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原创 verilog2001中@(*)在部分编辑器中将接下来的所有程序注释的解决办法
最近在用UltraEdit，发现@（*）语句后面的语句会被注释掉，网上查资料说是verilog1995不支持@（*）所致，但是我这里用的就是verilog2001，这样虽然编辑器显示不正确，但是仍然可以正常编译，且不影响程序执行，后来经过详细的查找原因，发现在*号的前后都加上空格就会正常显示了。...
2018-03-08 14:28:22
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vivado IP liscense仅限学习研究使用！
2018-10-19
空空如也
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