Allegro 中利用Z-Copy命令绘制Route_Keepin/Route_Keepout等层的方法

最新推荐文章于 2025-05-17 12:20:03 发布
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本文链接：https://blog.youkuaiyun.com/qizhi321123/article/details/122747849
本文介绍了如何使用Z-Copy命令实现图形的内缩或扩展，包括如何处理非闭合图形，设置参数以达到理想的RouteKeepin效果，并通过实例演示操作步骤。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.若图形是闭合的，则可以直接用Z-Copy命令绘制，若图形不是闭合的，需要先利用Shape-Compose Shape命令将线段合成为一个完整闭合的Shape.
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2.执行Edit–>Z_copy命令，在Options中设置Class为RouteKeepin，Subclass为All，size中勾选contract，Offset中填入0.2，这里的单位和软件设置的单位保持一致，此处为毫米。RouteKeep in代表指定的区域内部是有效，外部是无效，RouteKeep in代表指定的区域内内部是无效的，外部是有效的。
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3.设置好后，单击对应Shape图形边缘即可内缩或者扩展，如图所示
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PCB设计-Allegro软件入门系列-Zcopy命令和标注命令
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Allegro如何制作routekeepin操作指导
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C-006 Allegro使用Z-COPY绘制Route Keepin
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02-05 1814
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Allegro 16.6 笔记五 绘制板框，创建Route Keepin和Keepout
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将3.1中的outline层的shape还原回2Dline；使用Decompose Shape，选择好Options和Find，这时默认的显示的线径为0；利用上面outline中的shape，执行Edit---Z-copy命令，选择好Options和Find（选择shape），再选择图形，OK（在BOARD GEOMETRY中，需要建立2个层：DXF-T和DXF-B（可参考Allegro 笔记二的不规则焊盘）；板框层---Geography-outline；板框属性---Line（不能是shape）；
Allegro使用Z-copy将铜皮复制到其他层
weixin_40305633的博客
12-24 4013
3.Options栏中，选择subclass，选择复制后的铜皮所需要放置的层（非铜皮所在层）；4.Visibility栏中将铜皮所在层和需要放置的层都打开；下方确认铜皮属性（静态/动态）、是否外扩/内缩；1.在编辑栏激活Z-copy命令；2.在Find栏勾选shape；
Allegro17.4使用Z-COPY命令创建KEEP-OUT IN
guizushenge的博客
11-05 690
allegro 如何设置route keepin,package keepin
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1.setup->area->route keepin,package keepin ->画框<br />2.edit ->z-copy->options->package keepin,route keepin->offset->50->点击外框
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09-20
Cadence Allegro印制电路板布线器，作为Allegro系统互连设计平台的一个部分，是市场上领先的用于自动或者交互式互连布线的解决方案。设计用于应对各种布线挑战，从简单的设计到需要复杂、高速设计规则的高密度印制...
Allegro-APD_Artwork.rar_Allegro_Allegro-APD_Artwork_Cadence Alle
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标题 "Allegro-APD_Artwork.rar" 暗示了这是一个关于Cadence Allegro的PCB设计输出相关的压缩文件，特别是涉及到Allegro APD（Advanced Process Design）艺术工作流程。描述中提到“CADENCE pcblayout完成后进行输出...
TY-skill V18.01_addSkillTxt_Allegro_skillallegro_TY-skillV18.01_
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TY-skill V18.01_addSkillTxt_Allegro_skillallegro_TY-skillV18.01_ 是一个与技能开发相关的压缩包，特别针对TY-skill平台的V18.01版本，并且适用于Allegro平台。Allegro是一个广泛使用的技能开发框架，它允许...
kof.rar_Allegro_KOF_King-of-Fighters_dev c_king of fighters
09-19
1. 图形绘制：Allegro提供了画布（Bitmap）的概念，开发者可以通过它来绘制角色、背景和其他游戏元素。理解如何加载图像资源，以及如何在画布上进行位图操作至关重要。 2. 帧动画：在KOF游戏中，角色的攻击动作、...
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在电子设计自动化（EDA）领域，Allegro是一款广泛使用的PCB设计软件，它提供了强大的布线和布局功能。在高速数字设计中，差分对（Differential Pair）的使用至关重要，因为它能有效减小电磁干扰（EMI），提高信号...
Allegro使用 Z-Copy绘制 Rout Keepin
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Allegro使用 Z -copy绘制 Rout Keepin和Package Keepin 标题首先需要确保Outline的板框Line是封闭的或者是Shape类型； 如果不是请看链接：https://www.toutiao.com/i6941151037088743973/ 选择Edit->Z-Copy（如下图所示）； 3.在Options 选择BOARD GEOMETRY OUTLINE（如下图所示）； Size：Contract（表
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如果Outline是闭合Line，则使用Z-Copy生成； 单击Edit–>Z_copy； 在Options中设置Class为RouteKeepin，Subclass为All，size中勾选contract，Offset中填入20； 注：Contract为内缩，Expand为外延，offset为偏移量，Routekeepin和PackageKeepin区域都是要内缩。 单击Outline层,则生成Routekeepin区域。 若Outline不是闭合曲线，则使用如下方法进行； 选择Shape–.
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Allegro中设置让Route Keepout（禁止布线区）允许布线或打过孔的方法
宁静致远的博客
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Route Keepout即禁止布线区，通常会在绘制元件封装的时候就给元件画上的，目的在于让这个元件的这块区域不能走线或者不让走线碰到这块区域，否则就会显示DRC符号报错，只不过这个错误在Allegro软件中是黄色警告，不是红色错误。但有时候你这个元件得设置禁止布线区，同时你又必须要在上面走线，这种情况下这个DRC或许就分时候去选择需要和不需要了，举个例子：PCIE走线。如下图如图，当走线碰到禁止布线区的时候就会报DRC：Line to Route Keepout Spacing。
Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）
刘小同学的博客
12-09 5663
Route Keepout和Via Keepout是在PCB设计中经常遇到的两个概念，也就是禁止布线和打孔。一般我们在一些高速信号的连接器的焊盘下面会挖空，为了控制阻抗来参考第三层，这时就会在新建封装添加Route Keepout或者Via Keepout，焊盘的次表层就会自动避让铜皮。
Allegro中的Route Keepout操作指南和PCB工艺
MimJavascript的博客
09-18 1405
在PCB设计中，Route Keepout（路径保留）是一项重要的工艺，用于确保特定区域不被布线或走线。Allegro是一款功能强大的PCB设计软件，提供了丰富的工具和功能来帮助工程师实施Route Keepout操作。本文将详细介绍如何在Allegro中创建和使用Route Keepout，同时提供相应的源代码示例。
allegro怎么设置分割当前层的地铜
最新发布
07-23
<think>我们正在处理一个关于Cadence Allegro软件的问题：用户想要在Allegro中分割当前层的地铜区域。根据引用内容，我们可以找到一些相关操作提示，但需要整合和扩展。 参考引用： [^1] 提到了在Manufacturing/no_probe_bottom层添加SHAPE，以及测试点创建失败的问题（虽然不直接相关，但说明SHAPE操作的重要性）。 [^2] 提到了布线权限和Keepin区域，这暗示了区域划分的概念，可能和分割铜皮有关。 [^3] 提供了一些快捷键，例如： funckey B shape add （添加不规则铺铜） funckey b change （修改） 分割铜皮的基本思路： 1. 在需要分割的地层（例如GND平面层）上，首先绘制出分割区域的边界（通常使用Anti Etch或Etch层上的线）。 2. 然后通过Z-Copy或其他命令将整个地铜分割成多个区域。 具体步骤（以Allegro 17.2为例）： a. 绘制分割线： - 选择菜单 Route -> Connect，或者使用快捷键F（根据引用[3]的快捷键，F是布线命令，但这里我们实际需要的是绘制分割线，所以应该使用Add Line命令，并选择Anti Etch层）。 - 注意：分割铜皮通常使用Anti Etch线（在负片中）或Etch线（在正片中）来定义分割边界。在正片层（如TOP、BOTTOM或内电层设置为正片）中，我们通常使用Etch线来分割。 b. 设置正确的层和线宽： - 在Options面板中，将Active Class设置为Etch，Subclass选择当前要分割的地层（例如GND层）。 - 将Line Width设置为合适的线宽（例如20mil，根据设计需求）。 c. 绘制闭合的分割区域： - 在铜皮上绘制一个闭合的图形，将铜皮分割成两个区域。 d. 使用Z-Copy命令（可选）： - 另一种方法是先绘制一个静态形状（Shape）作为分割区域的边界，然后使用Z-Copy命令将整个地铜复制并减去这个形状，从而形成分割。但更直接的方法是使用绘制分割线。 e. 重新铺铜： - 绘制完分割线后，需要重新铺铜（或者更新铜皮）以使分割生效。可以使用Shape -> Manual Void -> Create，但更常见的是让软件自动更新。 然而，更标准的分割方法（针对内电层，负片）： 1. 在Allegro中，内电层（负片）的分割通常使用Anti Etch线。步骤： - 切换到要分割的内电层（例如GND层）。 - 选择菜单 Add -> Line，在Options面板中设置Active Class为Anti Etch，Subclass为当前层（如GND）。 - 绘制一个闭合的图形（例如矩形）来定义分割区域。 - 然后，选择Shape -> Global Dynamic Shape Parameters，在Void Controls选项卡中，确保“Create voids dynamically”被选中，这样软件会自动根据Anti Etch线分割铜皮。 2. 对于正片层（如外层或内层设置为正片）： - 我们可以直接绘制铜皮（Shape）来覆盖不同的区域，或者使用Void来分割已有铜皮。但是，如果是一个完整的地铜需要分割，更常用的方法是： a. 删除原有的地铜。 b. 使用Add -> Shape命令，在同一个层上绘制两个（或多个）相邻但不重叠的铜皮，每个铜皮分别赋予不同的网络（例如GND1和GND2）。 注意：在分割铜皮前，确保已经定义了不同的网络（如果需要连接不同的网络）。例如，一个地铜分割成模拟地和数字地，那么这两个网络需要分别存在。 步骤总结（针对内电层负片）： 1. 确保当前层是内电层（负片），例如GND层。 2. 使用Add -> Line命令，在Anti Etch层（GND）上绘制一个闭合的边界（例如矩形）。 3. 绘制完成后，软件会自动将铜皮分割成两个区域（或者需要手动更新动态铜皮）。 4. 然后，分别给分割后的两个区域分配不同的网络： - 使用Shape -> Select Shape命令，点击其中一个分割区域，在右键菜单中选择Assign Net，然后选择相应的网络（如GND_ANA）。 - 同样，另一个区域分配另一个网络（如GND_DIG）。 步骤总结（针对正片层）： 1. 删除原有的整个地铜（如果需要重新分割）。 2. 使用Add -> Shape命令，选择动态或静态铜皮，在Options面板中设置网络（例如GND_ANA），然后绘制第一个铜皮区域。 3. 再次使用Add -> Shape命令，设置网络为GND_DIG，绘制第二个铜皮区域（注意与第一个区域不能重叠，但可以相邻）。 4. 如果需要，可以在两个铜皮之间留出隔离带（即不铺铜的区域），这样自然就分割了。 根据用户需求，他想要分割当前层的地铜，所以我们需要明确当前层是正片还是负片。通常，内电层设置为负片，外层为正片。 因此，在回答中，我们需要区分两种情况。 另外，引用[3]中的快捷键B（shape add）可以用来添加铜皮，这对于正片层的分割很有用。 生成相关问题： 1. 如何区分Allegro中的正片和负片层？ 2. 在Allegro中如何设置内电层的类型（正片或负片）？ 3. 分割铜皮后，如何检查两个铜皮之间的间距是否符合规则？ 4. 如何给分割后的铜皮分配不同的网络？ 现在，我们按照要求组织回答：</think>### Cadence Allegro 分割当前层地铜区域的步骤 在 Allegro 中分割地铜区域需要以下关键操作（以 GND 层为例）： #### **方法一：使用 Anti Etch 分割（推荐用于负片层）** 1. **切换到目标层** 在层叠管理器中将需要分割的层设置为负片（Negative），例如 GND 平面层。 2. **绘制分割线** - 执行菜单命令：`Route → Connect` - 在 Options 面板设置参数： ``` Active Class: Anti Etch Subclass: 选择目标层（如 GND） Line width: 设置分割线宽度（通常 10-20mil） ``` - 在铜皮区域绘制闭合图形（如矩形），形成隔离带。 3. **分配网络** - 右键点击分割出的区域 → `Assign Net` - 为每个区域分配不同网络（如 GND_ANA, GND_DIG）。 > ⚠️ 分割线必须闭合且无交叉，否则会导致分割失败[^1]。 #### **方法二：使用 Shape 操作（适用于正片层）** 1. **创建隔离带** - 使用快捷键 `B`（添加 Shape）或执行 `Shape → Polygon` - 在铜皮上绘制隔离带（留出分割间隙）。 2. **切割铜皮** - 执行 `Shape → Manual Void → Create` - 选择 `Polygon` 模式，沿隔离带绘制闭合切割区。 3. **重新铺铜** 删除原铜皮 → 用 `Shape → Rectangular` 分别绘制新铜皮 → 为每个铜皮分配独立网络。 #### **关键技巧** 1. **动态铜皮更新** 分割后执行 `Shape → Global Dynamic Params → Void` 勾选 `Dynamic Fill` 自动更新铜皮[^2]。 2. **间距检查** 使用 `Tools → Quick Reports → DRC Report` 检查分割区域的间距是否符合规则。 3. **快捷键加速** - `F`：激活布线模式（绘制分割线） - `B`：添加铜皮（创建新区域） - `Ctrl+Z`：撤销错误操作[^3]。 > 💡 分割前建议备份设计文件。若操作后出现 `Pin out of bounds` 错误，检查分割线是否跨越元件引脚[^1]。
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