44、FPGA设计综合结果、编码关键词及CD-ROM内容详解

鸽子精Pro

于 2025-08-26 14:24:38 发布

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分类专栏： FPGA在数字信号处理中的革命性应用文章标签： FPGA设计 VHDL Verilog

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FPGA设计综合结果、编码关键词及CD-ROM内容详解

1. 设计示例综合结果

1.1 综合结果重现步骤

要重现所有示例的综合结果，可按以下步骤操作：
1. 对于安装在计算机上的Quartus版本，使用CD-ROM源代码目录中的脚本。若为VHDL，使用 qvhdl.tcl ；若为Verilog，使用 qv.tcl 。
2. 在DOS提示符下输入 quartus_sh -t qvhdl.tcl 来编译所有设计。
3. 运行资源和时序分析，输入 quartus_sta -t fmax4all.tcl 。

以 trisc0.vhd 为例，脚本会生成以下四个参数：

-----------------------------------------------------
trisc0 (Clock clk) : Fmax = 92.66 (Restricted Fmax = 92.66)
trisc0 LEs: 171 / 114,480 ( < 1 % )
trisc0 M9K bits: 256 / 3,981,312 ( < 1 % )
trisc0 9-bit DSP blocks: 1 / 532 ( < 1 % )
-----------------------------------------------------

之后可使用类似 g