一个生僻的vivado仿真错误

最新推荐文章于 2025-03-20 18:47:20 发布
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文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/plotup/article/details/130536369
版权
在进行功能仿真时遇到错误[VRFC10-3778]，原因是自定义的Delay模块与IP核内部的Delay模块名称冲突。尽管这不影响前仿真和比特流生成，但会导致功能仿真的失败。解决方案可能包括为自定义模块重命名以避免冲突。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

功能仿真调试问题：

ERROR: [VRFC 10-3778] unit ‘delay’ does not have a generic named ‘DLY’ [/wrk/2018.3/nightly/2018_12_06_2405991/packages/customer/vivado/data/ip/xilinx/cordic_v6_0/hdl/cordic_v6_0_vh_rfs.vhd:3463]

原因

自己在模块里写了一个Delay模块，在调用ip核时，其内部也存在一个delay模块，名字重叠，导致仿真出错。

该问题除了功能仿真无法使用似乎没有其他问题。前仿真可以跑，甚至可以生成bit流。

VIVADO仿真功能系列
码农-做一个勤奋的人
05-20 8481
版权声明：本文为优快云博主「FPGADesigner」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.youkuaiyun.com/FPGADesigner/article/details/81807296 一、仿真功能概述 仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-
FPGA 29 ，基于 Vivado Verilog 仿真实现：工具、代码、设计流程与时间单位全解析（ Vivado仿真流程，以及秒数单位全解析 ）
NorthCity Smile的博客（NcSmile，博主域名：https://ncmile.blog.youkuaiyun.com）
03-01 1301
⭐在数字电路设计领域，Verilog 是一种广泛应用的硬件描述语言。为确保设计的正确性和稳定性，仿真环节至关重要，而这离不开各类专业的仿真工具。同时，时间单位在 Verilog 设计与仿真中起着举足轻重的作用，不同时间单位（如秒、毫秒、微秒、纳秒、皮秒）及其转换关系贯穿整个设计过程。这里将为你介绍常见的 Verilog 仿真工具，详细分析相关代码，阐述设计流程，融入时间单位的知识，并说明注意事项，助你全面掌握 Verilog 仿真。
vivado综合后仿失败
timewh的专栏
09-09 1658
首先确认下tb文件里面timescale是否设置正确，输入时钟需要在DUT的正常工作范围，其次如果没有timescale设置的话那么默认是以ps为单位的，需要注意。综合后与行为仿真有时有一些区别，综合后的网表会多一些iobuf等。仿真时间是否足够长，可以适当增加仿真时间看看。
Vivado仿真时出现无法编译仿真问题
qq_42443400的博客
07-07 1万+
Vivado仿真时出现无法编译仿真问题 项目场景、问题描述： 用官方的IP库生成参数化的IP后仿真，出现问题 ERROR: [VRFC 10-2987] ‘********某某某’ is not compiled in library ‘xil_defaultlib’ ERROR: [VRFC 10-3782] unit ‘tb’ ignored due to previous errors 解决方案： 方法1（但对我没用）： 方法2（我的方法）： Reset output products就好了，之前
vivado仿真出现报错[USF-XSim-62] elaborate step failed with error(s).
最新发布
livefory的博客
03-20 782
比方说，在message下面我的仿真就调用了一堆g95的文件，而在我查阅deepseek后发现二者毫无关联，也就是说，编译器找错地方了。简单来说，就是vivado在仿真的时候，会从你设置的环境变量的目录下调用文件。如果你同时发现了如下的报错，那么很可能就是环境变量的问题。至于解决方法，把你之前可能是自己添加的环境变量都删掉就行。至于我为什么会添加，是因为之前有软件下载的时候教程里是这么写的（摊手）。也就是说，有其他的环境变量干扰了编译器的判断，编译器进错了文件，自然就完成不了仿真。
[原创]Xilinx Vivado 2017.4/2018.3/2016.4/2015.4/ISE14.7下载及其安装
weixin_30821731的博客
05-01 5897
最新版本Vivado 2018.3下载地址 链接：https://pan.baidu.com/s/17aE-vICRQYN27bD2sXCLxg 提取码：ilg5 由于工程需要，下载VIVADO2018.3，下载地址为：https://www.xilinx.com/support/download.html 或者去我的百度网盘下载： 2018.3 下载链接...
【转载】metasploit v6.0.16-dev 解决“Could not find reline-0.1.5”
hardwork617s的博客
11-22 406
转载网址：https://www.jianshu.com/p/2ff9a70ac6c2 metasploit Could not find reline-0.1.5 截屏2020-11-19 下午5.08.43.png 解决： 进入metasploit-framework目录bundle install cd /usr/share/metasploit-framework/ bundle install 从Kali菜单启动后： ...
[USF-XSim-62] 'elaborate' step failed with error(s).使用vivado进行verilog实验，无法进行仿真，如何解决？
nature_forest的博客
04-27 8万+
我之前用的vivado2014.3后来用的vivado2015.03,在Windows10操作系统上，想要仿真的时候报如下类似错误 [USF-XSim 62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/lirongcui/learning/cameralink_dri
使用vcs配合vivado进行仿真
05-11
例如，如果我们遇到Verilog版本问题错误，可以尝试reset仿真，然后重新跑一次仿真。如果问题仍然存在，我们可以尝试勾选“timescale”选项，以解决问题。 此外，我们可能还会遇到GCC编译错误的问题。解决方法是将/...
基于MIPS多周期CPU设计报告，含代码与vivado仿真截图
11-26
本报告将详细介绍如何设计一个基于MIPS架构的多周期CPU，并包含实际实现代码以及Vivado仿真的截图，为读者提供直观的理解。 **1. MIPS架构概述** MIPS架构以简单的指令集、固定的指令长度和五级流水线（Fetch、...
vivado与modelsim的联合仿真教程.pdf
08-25
对于每一个新创建的工程设计，需要通过Vivado的菜单“Flow”——>“Simulation Settings”进行仿真工具的设置。在设置对话框中选择ModelSim作为仿真工具，同时根据设计需要选择合适的仿真语言（如Verilog或VHDL），...
Vivado2018.3中CORDIC（6.0） 的使用
qq_36236680的博客
03-31 1966
Vivado2018.3中CORDIC（6.0） 的使用 一、前言 实验室项目中要求e的指数运算，因为数据长度等条件不固定不能列表破，故准备通过欧拉公式运算得出结果，所以使用了Vivado2018.3中CORDIC(6.0) IP core。 因为第一次接触这个ip，在使用中参考了以下的文章： 参考文献1：https://blog.youkuaiyun.com/wangdongwei0/article/details/52505721 参考文献2：https://blog.youkuaiyun.com/yunda
关于FPGA（Vivado）后仿真相关问题的探讨
qq_33300585的博客
04-16 4439
关于FPGA（Vivado）后仿真相关问题的探讨
vivado报错（一）vivado与modelsim联合仿真报错
EfunStudy的博客
12-07 2016
根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码，作用是设置Verilog库的优先级高于VHDL。注意：根据问题描述修改位宽是解决不了问题的，因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。
Vivado仿真报错合集（更新中）
qq_38377761的博客
06-21 2024
Vivado仿真报错
ISE/Vivado调试过程中经常遇到的几种warning，以及解决办法，一些verilog使用技巧
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weiyunguan8611的博客
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由于最近已经也刚刚接手项目，遇到特别多的问题，所以把遇到的问题记录一下，自己学习的同时，把过程分享出来，希望对大家有一定的帮助，共同进步。下面就是ISE调试过程中经常遇到的几种warning，以及解决办法，自己整理成文档，以供参考： 1、Redeclaration of ansi port XX is not allowed “不允许重新声明ansi端口XX”。 出现的原因是在程序中声明了两......
【S024】仿真pcie ip 一部分问题 ERROR: [VRFC 10-3155]
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04-13 2976
vivado 仿真的基本概念 xvlog/xvhdl:解析verilog/vhdl源文件，&将解析之后的文件存在硬盘HDL lib xelab:整理层次顺序&转化为可执行代码&链接link可执行代码快照到仿真kernel xsim:执行仿真GUI/TCL/batch UG937 ...
基于 xilinx vivado 的PCIE ip核设置与例程代码详解
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2.语句结束时没有;1.在模块中begin与end不对应。3.使用错误的变量名称。
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具体案例将展示如何在Vivado环境中搭建一个图像处理算法的仿真环境，例如构建一个简单的图像滤波器，并通过仿真测试其功能。案例分析将涵盖从项目设置到仿真结果分析的全过程。 7. 验证与调试技巧 仿真过程中可能...
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