一个生僻的vivado仿真错误

最新推荐文章于 2025-08-28 13:52:14 发布
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#fpga开发

在进行功能仿真时遇到错误[VRFC10-3778]，原因是自定义的Delay模块与IP核内部的Delay模块名称冲突。尽管这不影响前仿真和比特流生成，但会导致功能仿真的失败。解决方案可能包括为自定义模块重命名以避免冲突。

功能仿真调试问题：

ERROR: [VRFC 10-3778] unit ‘delay’ does not have a generic named ‘DLY’ [/wrk/2018.3/nightly/2018_12_06_2405991/packages/customer/vivado/data/ip/xilinx/cordic_v6_0/hdl/cordic_v6_0_vh_rfs.vhd:3463]

原因

自己在模块里写了一个Delay模块，在调用ip核时，其内部也存在一个delay模块，名字重叠，导致仿真出错。

该问题除了功能仿真无法使用似乎没有其他问题。前仿真可以跑，甚至可以生成bit流。

VIVADO仿真功能系列
码农-做一个勤奋的人
05-20 9010
版权声明：本文为优快云博主「FPGADesigner」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。 原文链接：https://blog.youkuaiyun.com/FPGADesigner/article/details/81807296 一、仿真功能概述 仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-
FPGA 29 ，基于 Vivado Verilog 仿真实现：工具、代码、设计流程与时间单位全解析（ Vivado仿真流程，以及秒数单位全解析 ）
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⭐在数字电路设计领域，Verilog 是一种广泛应用的硬件描述语言。为确保设计的正确性和稳定性，仿真环节至关重要，而这离不开各类专业的仿真工具。同时，时间单位在 Verilog 设计与仿真中起着举足轻重的作用，不同时间单位（如秒、毫秒、微秒、纳秒、皮秒）及其转换关系贯穿整个设计过程。这里将为你介绍常见的 Verilog 仿真工具，详细分析相关代码，阐述设计流程，融入时间单位的知识，并说明注意事项，助你全面掌握 Verilog 仿真。
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vivado综合后仿失败
timewh的专栏
09-09 1838
首先确认下tb文件里面timescale是否设置正确，输入时钟需要在DUT的正常工作范围，其次如果没有timescale设置的话那么默认是以ps为单位的，需要注意。综合后与行为仿真有时有一些区别，综合后的网表会多一些iobuf等。仿真时间是否足够长，可以适当增加仿真时间看看。
vivado编译综合全部通过但仿真却无法打开
nature_forest的博客
05-10 1万+
本人windows10在vivado 2015.03下，编译综合都通过，在modelsim与vivado关联绝对成功的前提下，点击run simulation 一直处在这个状态，一直执行中，无法正常调用出来，终于查出问题原因。原因是我包含了一个不相关的文件`include "lcd_para.v"，我的程序不需要这个文件了，当时忘记删掉了，所以现在删掉后就可以成功调用仿真了。
使用vcs配合vivado进行仿真
05-11
例如，如果我们遇到Verilog版本问题错误，可以尝试reset仿真，然后重新跑一次仿真。如果问题仍然存在，我们可以尝试勾选“timescale”选项，以解决问题。 此外，我们可能还会遇到GCC编译错误的问题。解决方法是将/...
Vivado仿真问题杂记
最新发布
weixin_44513618的博客
08-28 695
sim/下面查看有没有正确生成.protoinst文件如下图所示，如果没有则reset output products 然后重新generate output products。使用AXI VIP进行仿真，但是simulator-scope-objects中并没有总线信号集合，只有分离的信号。问题出在当前DUT没有正确生成总线协议相关的文件.protoinst。分析是.v添加都bd中生成ip的时候出现问题，因此在.gen中的文件全部删除，重新生成，问题解决。窗口中也会出现总线信号集合。
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11-26
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[USF-XSim-62] 'elaborate' step failed with error(s).使用vivado进行verilog实验，无法进行仿真，如何解决？
nature_forest的博客
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根本原因是混合语言库声明顺序不正确。问题可能发生在布尔信号或std_logic_vector信号上，因为VHDL和Verilog之间不存在1:1映射。2.在modelsim命令行使用如下代码，作用是设置Verilog库的优先级高于VHDL。注意：根据问题描述修改位宽是解决不了问题的，因为问题不是位宽不匹配。常见情况是在仿真时选择了混合语言，导致的端口位宽不匹配。1.将混合语言换成单一的语言仿真。根据自己使用的语言选择。
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