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本篇是参加先辑伺服工程集训营的笔记，仅公开非保密部分讲解 (官网的公开资料及延申)。
本文是培训传授的 HPME6 / E5 的关节电机硬件设计技巧笔记，篇幅内将不包括未公开资料的原理图部分以及未公开的 PCB 装配图。
一、外设系统总成
1.1 外设结构
二、案例电源系统总成
2.1 电源系统总成
电源整理的总体拓扑结构如下，下文来梳理：
2.2 接地
接地网络说明：
| 网络 | 说明 |
| PGND | 承载电机高频开关的大电流 |
| AGND | 用于敏感的电流 / 温度采样信号 |
| GND | 数字电路和大部分电源的参考地 |
一定要单点接地！
2.2 电压转换系统
电源网络结构：
电源网络说明：
| 网络 | 说明 |
| 24V_Motor | 输入电源为电机驱动主电源 |
| MT_VBUS | 母线电压检测 |
| 12V_SYS (DCDC) | 由 24V_Motor 通过 DCDC 降压转换器 (BMP2460) 生成，为后续电路供电 |
| 5V_SYS (DCDC) | 由 12V_SYS 进一步降压得到给 5V 外设供电已经继续给下一级供电 |
| 3.3V_Main (LDO) | 由 5V_SYS 降压生成，为MCU核心逻辑、外设及大部分数字芯片供电 |
| 1.2V_SOC (DCDC) | 为 MCU 的内核 (Core) 供电 |
| 3.3V_VA (LDO) | 由5V_SYS 降压生成，模拟电路的供电 |
| 3.3V_VREF (REF) | 模拟参考电压 |
注意事项：
- 弃用芯片内部的 DCDC 外部的更好一点
- SOC 供电 1.2V 对以太网和 ADC 有影响。优先保障 1.2V 供电，注意 1.2V 瞬态电流功能能力 600mhz 要求比较强
- 要求不高 3V 和 3V_REF 磁珠直接分割就可以了
- 下图的电容不宜修改，并且要尽量靠近 MCU，目的是小心干扰窜进来
下图就是我们的 MCU 电源部分的原理图，注意看一些是 AGND 一些是 GND：
三、其他的供电方案
3.1 和供电有关的 IO 口
ADC 模拟有关的 IO 口表：
| 名称 | 电压范围 | 说明 |
| VANA | 3.0V - 3.6V | ADC 的模拟供电 |
| VREFH | V2.4 - VANA | ADC 的高位参考电压 |
| VREFL | AGND | ADC 的低位参考电压，需要模拟地 |
其他和电源有关的 IO 口：
| 名称 | 最小值 | 典型值 | 最大值 | 说明 |
| DCDC_IN | 3.0 | 3.3 | 3.6 | 片上 DCDC 的供电引脚，片内 DCDC 提供 1.1V 的核心电压输出 |
| VPMC | 3.0 | 3.3 | 3.6 | LDOPMC 为电源管理域供电，LDOOTP 为 OTP 供电，可以仅在 OTP 打开时供电 |
| VIO_Bxx (3.3V 模式) | 3.0 | 3.3 | 3.6 | 各个 IO Bank 的供电引脚 |
| VIO_Bxx (1.8V 模式) | 1.62 | 1.8 | 1.98 | 各个 IO Bank 的供电引脚 |
| VBAT | 2.4 | 3.0 | 3.6 | 电池供电引脚。通常用于连接纽扣电池，确保即使主电源断了，RTC 和备份数据也不会丢失。 |
| VBUS0 | 5.0 | 5.5 | USB0 输入检测电压 | |
| VBUS1 | 5.0 | 5.5 | USB1 输入检测电压 | |
| VUSB | 3.3 | 3.3 | 3.6 | USB 输入检测电压 |
2.4V - VANA 的意思是：
- 2.4V ≤ VREFH ≤ VANA
也就是：
-
下限 (2.4V)： 这是芯片内部带隙基准或采样电路能正常工作的最低基准电压。如果低于 2.4V，ADC 的线性度会变差，转换结果将不再准确。
-
上限 (VANA)： 参考电压不能超过模拟供电电压。这通常是因为芯片内部的保护二极管连接在 VREFH 和 VANA 之间。如果 VREFH 比 VANA 高 (哪怕只高出 0.3V)，电流就会倒灌，可能烧毁引脚或导致芯片锁死。
其中 VANA 应该注意：
- VANA 应当通过磁珠或 0Ω 的电阻单点连接到微控制器的 3.3V 供电电源。
- 并在尽可能靠近 VANA 引脚的位置，放置 1 个高品质、低 ESR 的小容值陶瓷电容 (通常推荐 10nF 至 100nF) 以过滤高频噪声，和一个大容值电容 (通常推荐 1uF 至 10uF) 用于过滤低频噪声。
3.2 高性能方案
VANA 电源是为模拟供电的电源，VANA 噪声会影响 ADC 精度。
使用一颗 LDO 为 VANA 单独供电，推荐使用电源纹波抑制比 (PSRR) 更高的 LDO (通常推荐大于70dB@1KHz)，对于高精度 ADC 采样可以使用两级 LDO 串联，以提高整体本 PSRR 能力。
LDO 靠近 VANA 位置放置，并在尽可能靠近 VANA 引脚的位置，放置 1 个高品质、低 ESR 的小容值陶瓷电容 (通常推荐 10nF 至 100nF) 以过滤高频噪声，和一个大容值电容 (通常推荐 1uF 至 10uF) 用于过滤低频噪声。注意这些电容的接地端应连接到模拟地。
对于高精度采样的应用场景，可通过外部 LDO 或外部 DCDC 提供 1.2V 电压为 VCORE 供电，同时关闭片上 DCDC，以杜绝 DCDC 的噪声干扰 ADC 采样。具体做法如下：
- DCDC_IN 脚接地，禁止浮空
- DCDC_PSW 脚接地 (如有)
- DCDC_LP 脚浮空或接地
- DCDC_GND 接地
- DCDC_SNS 脚浮空或接地
- LDO/DCDC 1.2V 输出接 VSOC
3.3 低成本方案
在低成本方案中，VANA 应当通过磁珠单点连接到微控制器的 3.3V 供电电源，并在尽可能靠近VANA 引脚的位置，放置 1 个高品质、低 ESR 的小容值陶瓷电容 (通常推荐10nF) 以过滤高频噪声，和一个大容值电容 (通常推荐 4.7uF) 用于过滤低频噪声。
VANA 供电的次选方案对电源噪声相比推荐方案稍敏感，但是用到的电源器件较为节省 (节省一个LDO) ，如果用户对ADC的性能要求不严格，可以采用该供电方案。
3.3 ADC 参考
VREFH 是模数转换器 ADC 的高位参考电压输入。VREFH 的稳定直接影响到 ADC 的转换精度和抗噪声特性。建议用户采用独立的基准电压模块，提供 VREFH。
注意，VREFH 的电压不要超过 VANA 的供电电压。
如下图所示：
3.4 总结
四、逻辑部分
4.1 复位电路与晶振
4.1.1 复位电路
上电使用 TPV803S 进行上电复位延迟，其输出的 SYS_nRST 是给到 MCU 的复位信号。作用是避免3.3V_Main 没有稳定提前初始化。
4.1.2 晶振电路
晶振电路注意事项：
- 地平面策略：确保晶振地平面到 MCU 的 GND 引脚，再到系统单点接地点的路径是低阻抗的。
- 信号隔离：推荐不要让电机相的 PWM 信号线、电流采样线靠近或平行于晶振走线。推荐在晶振下方不要走任何线路，比如说数据线、电源线等。
- 远离噪声源布局规划时的首要考虑如下注意点。远离 24V 电源域，远离 MOSFET 开关节点、电机接线端、各类功率电感、网络变压器等
- 晶振选型 HPM 所有芯片对晶振要求均固定频率为 24MHz，推荐大家使 24MHz±10ppm12pF 的晶振，这个参数的晶振比较常用且设计参考性强
- 晶振频率不能改，实践中与锁相环配置有关
- 晶振的电容也不建议改，晶振电路不好也会导致以太网丢包
4.2 CANFD 接口
注意事项：
- 推荐在总线两端 (最远两个节点) 各加一个 120Ω 终端电阻，消除信号反射。如果不是整体系统末端，推荐不焊接
- TVS (T17) 防浪涌 ESD 限流电阻 (R74/R76)。推荐在CANH/CANL 上增加一个共模扼流圈，可显著抑制电机开关噪声的共模干扰
- CANH 和 CANL 推荐差分走线，线路阻抗120Ω，请根据 PCB 工艺自行调整线宽线距
- 实验室短距离做到过 10MHz 但是实践推荐不高于 5MMHz 有干扰，最好 3MMHz 左右
4.3 ESC 接线
下列原件均不可省略：
差分端接电阻 (R57，R58 为 75Ω)
- 与变压器次级绕组并联，共同构成 100Ω 的差分特征阻抗，与标准以太网双绞线的阻抗匹配，消除信号反射。
交流耦合电容 (C73，C74 为 0.1uF)
- 位于PHY侧 (变压器初级)，阻隔 PHY 与变压器之间的直流分量，仅允许交流信号通过。这是以太网标准的通用要求，靠近变压器初级引脚放置。
高压隔离电容 (C75 为 1nF，2KV)
- 连接在变压器次级中心抽头与机壳地 (EARTH) 之间。其主要功能是为共模噪声提供一条高频通路到大地，同时利用其较小容值保持有效的直流隔离度 (耐压高达 2KV)，增强系统的浪涌承受能力。
以太网接口保护器 TPNUP4202W1T2G (D2，D3)
- 对抗静电放电：操作人员接触网口可能引入高达数 kV 的人体静电。
- 抵抗浪涌冲击：工业现场(特别是长电缆布线) 容易感应到雷击或设备启停产生的浪涌电压。抑制共模 EMI：电机开关产生的高频电磁噪声，会以共模形式耦合到以太网走线上。
五、上电时序
5.1 VBAT 上电时序
上电时序要求:要求 VBAT 不晚于其他电源上电。如果 VBAT 和其他 3.3V 电源引脚使用相同的供电，则系统对上电时序没有要求。
掉电时序要求：
- VBAT 电源不能早于其他电源掉电
- 如果用户再 VBAT 上有比较大的容性负载 (比如法拉电容)，再上电的时候，会出现 VBAT 的信号上升沿提升较慢。因此系统会出现不上电的情况。因此，用户需要减少容性负载对 VBAT 的影响。
- 对于某些芯片，不存在 VBAT 电源域，则只要确保其他电源能够同时上电即可
- 确保芯片上的任何 IO 引脚不要早于系统上电。
5.2 复位电路芯片
上电使用 TPV803S 进行上电复位延迟，其输出的 SYS_nRST 是给到 MCU 的复位信号。作用是避免3.3V_Main 没有稳定提前初始化。
六、调试和烧录
6.1 JTAG
这个和大多数 MCU 一样，不需要上拉或者下拉，直接引出即可：
6.2 BOOT1 / BOOT0 配置
七、其他注意事项
7.1 设计流程
- 需求分析阶段：明确采样速率、精度与信号范围
- 方案设计阶段：选择转换模式与外围电路拓扑
- 器件选型阶段：确定电源、运放、RC 等具体参数
- 板级实现阶段：完成布局、布线及接地设计
- 调试验证阶段：使用干净源测试并优化电源与滤波
7.2 滤波与接地策略
- 模拟部分推荐使用 LC 滤波器，效果佳但需防谐振
- 数字部分不推荐 LC 滤波，易引发未知频率谐振
- ADC 前端 RC 电路用于 电荷缓冲与抗混叠
- RC 参数需根据 采样保持时间精确计算
- 模拟地与数字地分割是常用优秀解法，但非绝对
- 两地连接可选用 0 欧电阻或磁珠，选型需谨慎
7.3 运算放大器相关
- 放大输入信号，匹配ADC量程
- 带宽需保证信号通过并起到滤波作用，使用抗混叠滤波器，限制信号带宽
- 运放自身噪声应低于总噪声的 1/10
- 需工作在线性区，保证放大倍数稳定
- 差分放大器对共模干扰抑制效果更好
7.4 电源问题排查
- 信号源选择：用电池作为高性价比信号源，其纹波小，供电稳定。可通过示波器测试 ADC 输入波动，排除信号问题
- 电源测试：使用 LDO 外部飞线加超大电容滤波，测试干扰是否排除，若排除则整改电源优化
- DCDC 调试：测试 DCDC 的纹波，加大输入输出电容，替换高品质 DSR 电容，注意环路电极和过孔影响，避免跨板，必要时换屏蔽电感、加 RC 缓冲电路、LC 滤波等，但要小心产生谐振
- 运放调试：考虑运放的增益带宽、压摆率和供电能力，调节采样电阻控制放大倍数，避免噪声过大。可采用金属屏蔽减少电场和磁场干扰
7.5 ESC 的 PCB 布局
- 位置：变压器必须紧挨 RJ45 插座，走线最短
- 差分线：ESC 阻抗控制 100ohm，请按照 PCB 工艺自行决定线宽线距
- 接地：机壳地 (EARTH) 应通过宽而短的路径连接到金属外壳或接地点。退耦电容的接地端应干净
- 隔离：变压器下方的所有层应掏空 (No Copper)，以保持其标称的隔离耐压
7.6 ADC 的模拟信号输入
ADC 的模拟信号输入线路上引入的噪声会对 ADC 的转换精度造成影响，用户可以采取以下措施，尽可能消除输入信号的噪声：
- 尽可能减短输入信号线路的长度
- 避免在模拟信号线平行布置数字信号线路
- 如果条件允许，可以在模拟信号线两侧布置地线用作屏蔽
- 考虑在靠近 ADC 输入引脚的位置添加外部 RC 滤波器，注意 RC 滤波器的截止频率应高于应用关心的 ADC 模拟输入信号的频率
- 对于驱动能力差的模拟信号，推荐接电压跟随器以提高驱动能力，在电压跟随器前端加参数合适的 RC 滤波器，以过滤输入模拟信号的噪声。电压跟随器后靠近模拟输入管脚位置处放置一个 RC 滤波器可以过滤电压跟随器到模拟输入信号的噪声
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