【IC前端虚拟项目】时序面积优化与综合代码出版本交付

【IC前端虚拟项目】数据搬运指令处理模块前端实现虚拟项目说明-优快云博客

到目前为止，我们完成了第一版综合，那么就可以打开报告看一下了，一看就会发现在1GHz时钟下时序真的很差（毕竟虚拟项目里使用的工艺库还是比较旧的，如果用12nm、7mn会好很多）：

  Timing Path Group 'clk'
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  Levels of Logic:              29.00
  Critical Path Length:          1.24
  Critical Path Slack:          -0.27
  Critical Path Clk Period:      1.00
  Total Negative Slack:       -200.40
  No. of Violating Paths:     1519.00
  Worst Hold Violation:          0.00
  Total Hold Violation:          0.00
  No. of Hold Violations:        0.00
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