【芯片前端】一键生成简易版本定向RTL验证环境的脚本——auto_verification

尼德兰的喵

已于 2022-05-27 23:09:48 修改

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分类专栏：芯片前端脚本芯片前端设计芯片前端验证文章标签： verilog 芯片 systemverilog uvm python

于 2022-03-26 19:07:57 首次发布

本文链接：https://blog.youkuaiyun.com/moon9999/article/details/123761106

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本文介绍了一种一键生成芯片前端RTL验证环境的Python脚本，适用于verilog和systemverilog项目。通过指定-t参数设置顶层模块名，-f参数可以指向单个文件或包含顶层模块的文件夹。脚本会自动搬运RTL代码并创建测试平台，用户只需手动添加激励即可开始验证。提供了两个测试示例，包括针对单个mem模块的验证和处理包含多个文件的目录。资源链接供下载脚本。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

使用示例

下载解压于安装有vcs的虚拟机中，如安装路径为：

/home/xiaotu/my_work/auto_verification/

则执行脚本：

/home/xiaotu/my_work/auto_verification/auto_verification -t xxx -f ./xxx.v

-t：顶层名称；

-f：顶层文件，或包含顶层文件的文件夹；当为顶层文件时，文件名可以和顶层名不一致但必须含有顶层module的代码；当为文件夹时，其内部必须包含顶层.v文件；

测试1：-f mem.v，文件内只有一个mem

执行结果：

[xiaotu@xiaotu-eda ~]$my_work/auto_verification/auto_verification -t mem -f my_work/vcs_demo/rtl/mem.v
gen over! please cd ./mem_verification/sim

此时，rtl已经被搬运到对应的mem_verification/rtl目录，同时生成testbench（部分）：

parameter DATA_WD = 32;
parameter DEPTH = 512;
parameter DELAY = 3;
parameter ADDR_WD = $clog2(DEPTH);
parameter ERR_1BIT = 0;
parameter ERR_2BIT = 1;
parameter EOF = 0;

logic  clk;
l