FPGA基础之SPI通信

本文主要描述SPI在FPGA上的应用实现，描述SPI时序在FPGA上的具体实现方式
SPI协议
SPI（Serial Peripheral Interface，串行外围设备接口），是Motorola公司提出的一种同步串行接口技术，三线或四线接口，收发独立。在使用中常用四线接口，SCLK决定了SPI协议的通信速率，一般在1~20M之间。SPI以主从模式进行通信，缺省数据应答，通常为一主一从或者一主多从的模式连接，连接示图如下：

SPI协议因空闲状态的SCLK电平极性（CPOL）和时钟采集相位（CPHA）的不同，分成了四种模式，四种模式的时序如下图所示：

模式0：CPOL = 0，CPHA = 0。SCLK串行时钟在空闲是为低电平，数据再SCLK的上升沿采样，下降沿切换。
模式1：CPOL = 0，CPHA = 1。SCLK串行时钟在空闲是为低电平，数据再SCLK的下降沿采样，上升沿切换。
模式2：CPOL = 1，CPHA = 0。SCLK串行时钟在空闲是为高电平，数据再SCLK的上升沿采样，下降沿切换。
模式3：CPOL = 1，CPHA = 1。SCLK串行时钟在空闲是为高电平，数据再SCLK的下降沿采样，上升沿切换。
FPGA实现
下面以模式0为例，进行SPI协议在FPGA一主一从的实现。
首先是SPI协议的发送模块，此模块中，输入为系统时钟、复位、发送信号使能位、发送的数据（8bit）、SPI的主接口端口，输出为SPI的片选、SPI时钟以及SPI的主发送端，模型如下：

此模块中，当send信号来临，表示需要发送当前tx_data中的数据，此时cs信号拉低，并且通过一个时钟节拍，抓取cs信号的下降沿和上升沿，代码如下：

	reg tmp_cs;
	always@(posedge pclk or negedge rst_n)begin
		if(!rst_n)
			spi_cs <= 1'b1;
		else if(send_en == 1'b1)
			spi_cs <= 1'b0;
		else if(send_cnt == 4'd8)
			spi_cs <= 1'b1;
		else
			spi_cs <= spi_cs;
	end
	always@(posedge pclk or negedge rst_n)begin
		if(!rst_n)
			tmp_cs <= 1'b1;
		else
			tmp_cs <= spi_cs;
	end
	
	wire cs_rsing;
	wire cs_falling;
	assign cs_rsing = (spi_cs & (~tmp_cs));
	assign cs_falling = ((~spi_cs) & tmp_cs);

在完成cs的输出信号处理后，则需要根据实际需要，进行clk信号的发送，此模块的输入时钟需要高于SPI的发送时钟的4倍，便于能够稳定的输出clk时钟，此时计算出spi_clk与fclk的计数值，在根绝计数值，进行spi_clk的输出，代码实现如下：

	localparam CLK_HZ = 135_000_000;  //clk frequency;
	localparam SCK_HZ = 10_000_000;  //sck frequency;
	localparam DIV_NUMBER = CLK_HZ / SCK_HZ;
	localp