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RSS订阅原创 ds18b20温度的读取，verilog
关于ds18b20的ID序号的查询，以及复位时序和读写时序，我在我的这个系列中都写过，读取id串行读取多个ds18b20的ID读写时序以及单个ID的读取verilog 实现单个ds18b20的ID号，uart输出这两篇文章已经将基础内容讲解完成。
2024-10-25 16:55:06
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原创 串行读取多个ds18b20的ID
基础介绍我是看的这位老哥的解释https://blog.youkuaiyun.com/michaelchain/article/details/125243518?spm=1001.2014.3001.5506,写的通俗易懂，简单明了，关键部分我在下面引用一下。下面这个链接是官方对于搜索rom命令的介绍https://www.maximintegrated.com/en/design/technical-documents/app-notes/1/187.html。
2024-10-24 17:57:43
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原创 verilog 实现单个ds18b20的ID号，uart输出
代码书写重点1. rom查询命令的流程上图是官方文档中给出rom命令的使用流程，从图中总结出IDd读取的流程就是：复位---->写rom[33h]命令---->读出ID，整体的步骤就这三步。2. 复位、读写时序这个是我状态机的一部分，时序逻辑可以看出，我这边复位总共用了T_INIT=1000us，（拉低总线等待了500us,然后等待响应500u
2024-10-23 17:46:56
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原创 FPGA偶数，奇数，小数分频
频率的减小也就是周期增大，十分频，所以5MHZ一个周期是50MHZ的十个周期，因为我们为偶分频，所以在计数记到第5个数时给时钟取反，就可以实现一个周期为系统时钟的十个周期。我们采用上升沿触发计数。在得到clk_out1时钟的基础上，我们将clk_out1时钟延时一个周期的到clk_out2时钟(一定时将clk_p和clk_n延后相与得到clk_out2)，然后将clk_out1与clk_out2进行同或处理，即可得到clk_out。在采用下降沿触发，计五个数，前三为高，后二为低，得到clk_neg时钟。
2022-08-20 00:10:00
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原创 FPGA引脚利用脚本文件添加错误去除方法
1.利用脚本文件更改自己所需要用到的引脚（删掉不需要的引脚，留下自己能用到引脚）5.添加成功点击Assignments里面的pinPlanner查看。3.打开工程点击Tools选择tclScripts。1.点击RemoveAssignments。3.已添加引脚去除，重复第一步重复添加即可。FPGA引脚利用脚本文件添加错误去除方法。4.点击选择修改后的脚本文件再点击run。2.将修改后的文件放在工程存放文件夹。二、添加错误如何去除。.........
2022-07-22 17:24:25
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空空如也
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