润泽海色的博客

FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管 脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后

状态机设计 FSM简介：http://bbs.ednchina.com/BLOG_ARTICLE_258884.HTMFSM 分两大类：米里型和摩尔型，组成要素有输入（包括复位），状态（包括当前状态的操作），状态转移条件，状态的输出条件，图1为状态机结构图。设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块（process、

1.有限状态机1.1 概述有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法在实际的应用中根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔 (Moore) 型状态

VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译

基于FPGA的SDRAM设计——SDRAM的初始化     先引一个图说明一下SDRAM的初始化过程吧，这样来的直观一些：     这便是SDRAM在开机时的初始化过程，上电后要有200us的输入稳定期，在这个时间内不可以对SDRAM的接口做任何操作；200us以后就是要对所有L-Bank预充电，再往后给SDRAM 8次的刷新命令；最后就是要对SDRAM的模式寄存器进行

12.3 PicoBlaze性能表12-4列出了PicoBlaze微控制器在不同的FPGA系列和不同的速度等级的器件中能达到的最高频率。通常情况下，如果对性能要求不是太高，最好是让PicoBlaze在低频下工作，因为它所处理的外设一般为低速设备，例如，串行通信，按键等。另外，低频工作也会减少等待周期，降低系统功耗。12.4 PicoBlaze在FPGA设计中的应用P

Cyclone器件全局时钟尽在掌控http://bbs.ednchina.com/BLOG_ARTICLE_198994.HTM          首先感谢wind330兄的《掌控全局时钟网络资源》一文对于我的帮助。本文结合cyclone器件（因为特权最近正在使用这个系列的器件）对FPGA的时钟资源进行一些探讨，或者说是特权同学的一点认识和大家分享一下，有不对的欢迎指正。

扇入系数，是指门电路允许的输入端数目。一般门电路的扇入系数 Nr 为 1--5，最多不超过 8。若芯片输入端数多于实际要求的数目，可将芯片多余输入端接高电平(+5V)或接低电平(GND)。扇出系数，是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数 Nc 为 8，驱动器的扇出系数 Nc 可达 25。Nc 表征了门电路的负载能力

FPGA设计需要注意的方方面面不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松

参考网站：http://www.asic-world.com/verilog/task_func1.htmltask     --- 任务function --- 函数任务可以有input、output和inout，数量不限；    函数只有input参数，且至少有一个input任务可以包含有时序控制（如延时等）；          函数不能包含有任何延迟，仿真时间为0；任务可

转自特权同学的博客：http://blog.chinaaet.com/detail/26656.html写得很有感触，给正在找工作或者重新开始找工作的战士们 FPGA工程师：持守梦想or屈于现实——2012-04-02于海拔6km之上         昨晚无意间看到一段新闻频道对最近炒得火热的“史上最年轻教授”的专访，倒是他的一位同学对于梦想的“现实版”解说颇有些耐人寻味。大体

PLL和DLL：都是锁相环，区别在哪里？一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。PLL使用了电压控制延迟，用VCO

本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs DCM主要功能1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。3. 相移：DCM还可以实现对输入时钟

关于VHDL语言的学习一．一个系统用VHDL描述，整体上包括库，程序包，实体和结构体。实体：就是整个系统，如果给整个系统取个名字的话，那么这个名字就是实体名。实体描述有固定的语句：entity 实体名  is                           Port（端口表）；                         end 实体名；结构体：就是描述实体所完成的

VHDL学习（本学习以MAXPLUS10为工具软件）第一章、 VHDL程序的组成一个完整的VHDL程序是以下五部分组成的：库（LIBRARY）：储存预先已经写好的程序和数据的集合程序包（PACKAGE）：声明在设计中将用到的常数、数据类型、元件及子程序实体（ENTITY）：声明到其他实体或其他设计的接口，即定义本定义的输入输出端口构造体（ARCHITECTUR）：定

ISE 约束文件的基本操作 1．约束文件的概念 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管 脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF

上面这些文件可以分为五类：    1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文

 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？为了解决大家的疑难，我们将逐一讨论这些问题。（注：以下主要设计时序约束）A 时序约束的概念和基本

FPGA/CPLD论坛里的一个帖子1. OPENCORES.ORG这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cg

转自：http://blog.youkuaiyun.com/surgeddd/article/details/4683657一、锁存器锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。锁存器不同于触发器，它不在锁存数据时，输出端的信号随

BGA                 BGFP132              CLCC          CPGA                DIP              EBGA 680L                 FBGA                FDIP                   FQFP 100L

[FPGA博客大赛]我的第一块Xilinx FPGA 开发板　 2010-03-09 11:45 加入收藏 转发分享 人人网 开心网 新浪微博 搜狐博客 百度收藏 谷歌收藏 qq书签 豆瓣 淘江湖 Facebook Twitter Digg Yahoo!Bookmarks        工作了两年后，想买个FPGA开发板，可

http://hi.baidu.com/halleyzhang/blog/item/78032c125eb0f050f919b846.htmlCPU的核心电压是指CPU核心芯片工作时所需要的电压，CPU的I/O电压则指驱动I/O电路时所需要的工作电压。为了保证低功耗，高驱动能力。从奔腾开始，CPU就采用双电压供电，并且都采用内核低电压，I/O高电压的模式，这就保证了低功耗，高驱动能力的要求

1 LVDS信号介绍LVDS：Low Voltage Differential Signaling，低电压差分信号。LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。IEEE在两个标准中对LVDS信号进行了定义。ANSI

———版权声明———–本文作者 Ricky Suwww.fpganotes.comrickysu.fpga@gmail.com欢迎转载，转载请保持原样及署名商业使用须得到本人授权———版权声明———– 0. 序俗话说，好的开始是成功的一半。在这个信息爆炸的时代，好的资料就是成功学习的一半。 时常看到有人在论坛上跪求资料，也有人在论坛上灌水换积分排队下

前一段时间调试了xilinx的板子上跑代码，自己；UCF文件的语法为：{NET|INST|PIN}；3.1管脚约束：最简单的应用主要是位置约束LOC；ns；定义主时钟clk0：TIMESPEC“TS01”；间差在有效时钟沿的前面还是后面，TIMEGRP“；OFFSET_OUT_AFTER是留给芯片的时序；......INST"o_dbg_ou；NE前一段时间调试了 xilinx 的板子上跑代码

verilog语法学习心得1.数字电路基础知识： 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成： 传感器  AD  数字处理器  DA  执行部件3.程序通在硬件上的执行过程：     C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍，逐条取出指令、分析指令、执行指令4.DSP处理是个

1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA