FPGA花式点灯————基于按键三段式状态机消抖

已于 2024-06-16 10:07:16 修改
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分类专栏： FPGA学习笔记 文章标签： fpga开发 fpga 状态模式
于 2023-10-02 19:20:35 首次发布
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版权

一、状态机分类

1、Moore型状态机：

状态机的变化只与当前状态有关

2、Mearly型状态机：

状态机的变化不仅与当前状态有关，还与输入有关

二、状态机写法分类

1、一段式

把状态跳转逻辑，状态机状态和状态机结果都放到一个always块里。

在信号少的情况下容易理解，信号多容易造成出错，且复杂。

2、二段式

把状态跳转逻辑用always组合逻辑编写，状态机状态用always时许逻辑编写，状态机结果用assign组合逻辑输出。

结果输出用组合逻辑容易出现毛刺现象。

3、三段式

把状态跳转逻辑用always组合逻辑编写，状态机状态用always时序逻辑编写，状态机结果用always组合逻辑输出。

描述方式使得FSM做到了同步寄存器输出，消除了组合逻辑输出不稳定与毛刺隐患，更有利于时序稳定

三、状态编码方式

1、二进制编码:

 parameter IDLE              =  3'b001;
 parameter FILTER_DOWN       =  3'b010;
 parameter HOLD              =  3'b011;
 parameter FILTER_UP         =  3'b100;

2、格雷码：

 parameter IDLE              =  3'b001;
 parameter FILTER_DOWN       =  3'b011;
 parameter HOLD              =  3'b010;
 parameter FILTER_UP         =  3'b110;

3、独热码：(可提高电路速度和可靠性)

    parameter IDLE              =  4'b0001;
    parameter FILTER_DOWN       =  4'b0010;
    parameter HOLD              =  4'b0100;
    parameter FILTER_UP         =  4'b1000;

四、三段式状态机设计方法

1、状态空间定义

2、状态跳转（时序逻辑）

3、下一个状态判断（组合逻辑）

4、各个状态下的判断（组合逻辑）

五、三段式状态机编写

1、题目分析

本次设计使用三段式状态机进行编写，实现按键消抖同时控制led亮灭，消抖原理如下：

                 

前沿抖动以及后沿抖动持续时间约为5-10ms，稳定状态持续时间位20-40ms

2、设计分析

当前沿抖动时，定时器开始计数，待20ms之后读取按键状态，进行状态跳转。当后沿抖动时，定时器开始计数，待20ms之后读取按键状态，进行状态跳转。

3、状态图

        

4、三段式状态机编写

（1）确认输入输出

输入：系统时钟，复位信号，按键信号

输出：led标志信号

`timescale 1ns / 1ps
//


module key_shake(
input sys_clk,
input sys_rst_n,
input key,
output reg led
    );

（2）状态编码

本次采用独热码

    parameter IDLE              =  4'b0001;                  //led = 1,key_flag = 1
    parameter FILTER_DOWN       =  4'b0010;                  //key_flag = 0
    parameter HOLD              =  4'b0100;                  //led = 0,key_flag = 1
    parameter FILTER_UP         =  4'b1000;                  //key_flag = 0

（3）其他关键信号以及标准定义

 parameter cntmax            =  15'b100_1110_0001_1111;   //20ms
 reg [3:0]  current_state;
 reg [3:0]  next_state;
 reg [14:0] cnt;
 reg        key_flag;
 reg        cnt_flag;

（4）状态机编写

第一段：

状态切换，使用时序逻辑实现

///
//状态转换    
    always @ (posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n)begin
            current_state  <=  IDLE;
        end
        else begin
            current_state <= next_state;
        end
    end
第二段：

根据当前状态确定下一状态，使用组合逻辑实现

/
 //转移条件
    always @ ( * )begin
        case(current_state)
            IDLE:begin
                if( !key && key_flag)begin   //kry_flag = 1
                    next_state =  FILTER_DOWN;
                end
                else begin
                    next_state = IDLE;
                end
            end
            FILTER_DOWN:begin
                if( cnt_flag )begin   //key_flag = 0   cnt_flag = 1
                    if(!key )begin//
                        next_state = HOLD;
                    end//
                    else begin//
                        next_state = IDLE;//
                    end//
                end
                else begin
                    next_state = FILTER_DOWN;
                end
            end
            HOLD:begin
                if(!key && key_flag)begin  //key_flag = 1 
                    next_state = FILTER_UP;
                end
                else begin
                    next_state = HOLD;
                end
            end
            FILTER_UP:begin
                if(cnt_flag )begin   //key_flag = 
                    if(!key )begin //
                        next_state = IDLE;  
                    end//
                    else begin//
                        next_state = HOLD;//
                    end//
                end
                else begin
                    next_state = FILTER_UP;
                end
            end
            default:begin
                next_state = IDLE;
            end
        endcase
    end
第三段：

确认输出状态，使用组合逻辑实现


 //状态输出
    always @ ( posedge sys_clk )begin
        case(current_state)
            IDLE:begin
                led =  1'b1;
//                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b1;
                end
            end
            FILTER_DOWN:begin
                if( cnt == cntmax )begin
                    cnt_flag = 1'b1;
                    cnt = 15'b0;
                end
                else begin
                    cnt_flag = 1'b0;
                    cnt = cnt + 15'b1;
                end
                if(!key)begin
                    key_flag = 1'b0;
                end
            end
            HOLD:begin
                led =  1'b0;
//                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b1;
                end    
            end
            FILTER_UP:begin
            if( cnt == cntmax )begin
                cnt_flag = 1'b1;
                cnt = 15'b0;
                end
                else begin
                    cnt_flag = 1'b0;
                    cnt = cnt + 15'b1;
                end
                if(!key)begin
                    key_flag = 1'b0;
                end
            end
            default:begin
                led =  1'b1;
                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b0;
                end
            end
            endcase
    end 
endmodule

六、ila文件编写

///
ila_0 your_instance_name (
	.clk(sys_clk), // input wire clk


	.probe0(sys_rst_n), // input wire [0:0]  probe0  
	.probe1(key), // input wire [0:0]  probe1 
	.probe2(led), // input wire [0:0]  probe2 
	.probe3(key_flag), // input wire [0:0]  probe3 
	.probe4(cnt_flag), // input wire [0:0]  probe4 
	.probe5(current_state), // input wire [3:0]  probe5 
	.probe6(next_state), // input wire [3:0]  probe6 
	.probe7(cnt) // input wire [14:0]  probe7 
);

七、综合代码（可直接复制）

`timescale 1ns / 1ps
//


module key_shake(
input sys_clk,
input sys_rst_n,
input key,
output reg led
    );

    parameter IDLE              =  4'b0001;                  //led = 1,key_flag = 1
    parameter FILTER_DOWN       =  4'b0010;                  //key_flag = 0
    parameter HOLD              =  4'b0100;                  //led = 0,key_flag = 1
    parameter FILTER_UP         =  4'b1000;                  //key_flag = 0
    parameter cntmax            =  15'b100_1110_0001_1111;   //20ms
    
    reg [3:0]  current_state;
    reg [3:0]  next_state;
    reg [14:0] cnt;
    reg        key_flag;
    reg        cnt_flag;
///
ila_0 your_instance_name (
	.clk(sys_clk), // input wire clk


	.probe0(sys_rst_n), // input wire [0:0]  probe0  
	.probe1(key), // input wire [0:0]  probe1 
	.probe2(led), // input wire [0:0]  probe2 
	.probe3(key_flag), // input wire [0:0]  probe3 
	.probe4(cnt_flag), // input wire [0:0]  probe4 
	.probe5(current_state), // input wire [3:0]  probe5 
	.probe6(next_state), // input wire [3:0]  probe6 
	.probe7(cnt) // input wire [14:0]  probe7 
);
///
//状态转换    
    always @ (posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n)begin
            current_state  <=  IDLE;
        end
        else begin
            current_state <= next_state;
        end
    end
    
 /
 //转移条件
    always @ ( * )begin
        case(current_state)
            IDLE:begin
                if( !key && key_flag)begin   //kry_flag = 1
                    next_state =  FILTER_DOWN;
                end
                else begin
                    next_state = IDLE;
                end
            end
            FILTER_DOWN:begin
                if( cnt_flag )begin   //key_flag = 0   cnt_flag = 1
                    if(!key )begin//
                        next_state = HOLD;
                    end//
                    else begin//
                        next_state = IDLE;//
                    end//
                end
                else begin
                    next_state = FILTER_DOWN;
                end
            end
            HOLD:begin
                if(!key && key_flag)begin  //key_flag = 1 
                    next_state = FILTER_UP;
                end
                else begin
                    next_state = HOLD;
                end
            end
            FILTER_UP:begin
                if(cnt_flag )begin   //key_flag = 
                    if(!key )begin //
                        next_state = IDLE;  
                    end//
                    else begin//
                        next_state = HOLD;//
                    end//
                end
                else begin
                    next_state = FILTER_UP;
                end
            end
            default:begin
                next_state = IDLE;
            end
        endcase
    end
 
 
 //状态输出
    always @ ( posedge sys_clk )begin
        case(current_state)
            IDLE:begin
                led =  1'b1;
//                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b1;
                end
            end
            FILTER_DOWN:begin
                if( cnt == cntmax )begin
                    cnt_flag = 1'b1;
                    cnt = 15'b0;
                end
                else begin
                    cnt_flag = 1'b0;
                    cnt = cnt + 15'b1;
                end
                if(!key)begin
                    key_flag = 1'b0;
                end
            end
            HOLD:begin
                led =  1'b0;
//                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b1;
                end    
            end
            FILTER_UP:begin
            if( cnt == cntmax )begin
                cnt_flag = 1'b1;
                cnt = 15'b0;
                end
                else begin
                    cnt_flag = 1'b0;
                    cnt = cnt + 15'b1;
                end
                if(!key)begin
                    key_flag = 1'b0;
                end
            end
            default:begin
                led =  1'b1;
                cnt = 15'b0;
                if(key)begin
                    key_flag = 1'b0;
                end
            end
            endcase
    end    
endmodule

八、实验结果

1、ila截图

（1）按键下降沿

（2）按键上升沿

九、总结

1、了解消抖原理

2、了解状态机编写方法

3、学习描绘状态转换图

4、学习状态机编写逻辑

【FPGA状态机设计三段式详解】—— 实现高效稳定的数字状态机
NoerrorCode的博客
08-06 295
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，可以使用HDL（Hardware Description Language）语言描述硬件电路，实现各种数字电路的功能。在FPGA设计中，状态机是常见的组件之一。FPGA状态机分为Moore型和Mealy型两种形态，常用的设计方式是三段式。当然，在实际应用中，我们还需要考虑一些额外的问题，例如时序约束、清零电路、复位电路等。以上就是FPGA状态机设计三段式的详细解释，希望本文能对你的FPGA学习有所帮助。
FPGA 三段式状态机
luoai_2666的博客
04-16 2439
示例： module FSM1( i,clk,rst_n, q ); input i; input clk,rst_n; output reg q; reg [5:0] cstate; reg [5:0] nstate; parameter s0 = 6'b000001; parameter s1 = 6'b000010; parameter s2 = 6'b000100; parameter s3 = 6'b001000; parameter s4 = 6'b010000; parameter
FPGA中常用的三段式状态机（含代码）
xiaomi1466的博客
04-18 1390
状态机一般在FPGA中使用的是三段式状态机，也就是状态跳转（固定写法，用来驱动状态走起来）、状态如何转移、什么状态下输出什么。
FPGA 状态机(FSM)的三段式推荐写法
weixin_30550271的博客
09-16 733
用一段式建模FSM 的寄存器输出的时候，必须要综合考虑现态在何种状态转移条件下会进入哪些次态，然后在每个现态的case 分支下分别描述每个次态的输出，这显然不符合思维习惯；而三段式建模描述FSM 的状态机输出时，只需指定case 敏感表为次态寄存器，然后直接在每个次态的case 分支中描述该状态的输出即可，根本不用考虑状态转移条件。本例的FSM 很简单，如果设计的FSM 相对复杂，三段式的描述优势...
FPGA入门学习笔记——状态机
最新发布
u010486311的博客
04-18 423
Mealy型状态机的状态数往往少于Moore型状态机，因此具有电路规模较少的优点。然而由于输入会立刻反映到输出，因此逻辑元件或不等长的布线所带来的信号延迟会引起信号竞争，导致错误的输出。而Moore型状态机直接使用内部状态进行输出，因此电路速度快且不容易引发冒险，但因状态数多，同时也导致了电路规模较大。
FPGA开发基础之三段式状态机
Daturasee的博客
02-15 5734
状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，程序的运行其本质也是状态机，根据输入完成输出，得到新的状态。在平时硬件电路的设计中经常需要用到状态机，例如CPU的取指、译码、执行，这个流程可以使用状态机来控制，相比于流水线能够有效的较少资源的消耗，再或者序列检测上，也可以使用状态机。状态机有一段、二段、和三段式，三段式的写法复杂些，但是相比于两段式可以使输出信号由寄存器来驱动，能够有效的消除组合逻辑的不稳定与毛刺等隐患。
FPGA三段式状态机的思维陷阱
wu_yi_xiang的博客
12-06 7686
原文地址 ： http://archive.ednchina.com/bbs.ednchina.com/BLOG_ARTICLE_3003230.HTM 用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点: 1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护; 2.更符合设计的思维习惯; 3.代码少，比一段式状态机更简洁。   对于第一点，我非
FPGA(三) 三段式状态机
sxy121835的博客
04-16 642
三段式状态机
FPGA/数字IC秋招笔试面试003——FSM有限状态机、三段式状态机（2022届）
DengFengLai123的博客
03-08 1871
状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（） A、一段式寄存器输出，易产生毛刺，不利于时序约束； B、二段式组合逻辑输出，不产生毛刺，有利于时序约束； C、三段式寄存器输出，不产生毛刺，有利于时序约束； D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。 答案：C 解析： （1）一段式：一个always块，既描述状态转移，又描述状态的输入输出，当前状态用寄存器输出； （2）二段式：两个always块，时序逻辑与组合逻辑分开，一个always块采用同步时序描述状态转移；另一个al
基于FPGA课程设计——售货机资料齐全+详细文档+优秀项目.zip
12-23
基于FPGA课程设计——售货机资料齐全+详细文档+优秀项目.zip 【备注】 1、该项目是个人高分项目源码，已获导师指导认可通过，答辩评审分达到95分 2、该资源内项目代码都经过测试运行成功，功能ok的情况下才上传的，...
Lesson09：BJ-EPM240学习板实验2——按键消抖实验.rar_消抖
09-24
软件消抖是通过在程序中设置延时，例如，检测到按键状态变化后等待一段时间再进行二次确认，以此来滤掉抖动。硬件消抖则是利用电路设计，比如增加RC滤波器或者使用专门的按键消抖电路，使得信号在短时间内稳定下来。...
FPGA——状态机
Morzart的博客
01-07 3639
首先，FPGA是Field Programmable Gate Array的简写，翻译过来就是“现场可编程门阵列”。它是一个集成电路，可以对其反复配置以执行无限多的功能。具体而言，FPGA就是由可编程逻辑功能块和可编程I/O模块排成阵列组成，并由可编程的内部连线连接这些逻辑功能块和I/O模块来实现不同的设计，而一般来说，现在都是用的Verilog来进行这些方面的编程。
FPGA入门系列实验教程——按键消抖控制LED亮灭.zip-综合文档
05-19
本教程“FPGA入门系列实验教程——按键消抖控制LED亮灭”是一个非常适合初学者了解FPGA基本概念和实践操作的资源。通过这个实验，我们将学习如何使用FPGA来处理常见的电子设计问题，如按键消抖和LED控制。 首先，...
【FPGA】三段式状态机按键消抖
m0_63036399的博客
08-06 1179
状态机，按键消抖
fpga三段式状态机
qq_56016739的博客
04-01 362
利用三段式状态机，本题牛客上最后使用组合逻辑描述输出，博主感觉应该用时序来描述输出。如大家有知道的，望解答。某同步时序电路的状态转换图如下，→上表示“C/Y”，圆圈内为现态，→指向次态。请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。电路的接口如下图所示，C是单bit数据输入端。
FPGA-状态机实现按键消抖
qq_43409587的博客
02-22 928
状态机实现按键消抖
三段式状态机
yundanfengqing_nuc的专栏
03-09 612
//----三段式状态机------//reg [3:0] cstate;reg [3:0] nstate;always @ (posedge clk or negedge rst_n) if(!rst_n) cstate &lt;= IDLE; else nstate &lt;= nstate;always @ (cstate or wr_req or rd_req)begin case(c...
三段式状态机理解浅析
jk_101的博客
01-28 2039
版权声明：本文为博主原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接和本声明。 本文链接：https://blog.youkuaiyun.com/weixin_43070186/article/details/82085463 关于FSM的写法按照always块的个数来划分可以分为一段式（一个always块）、两段式状态机（两个always块）、三段式状态机（三个always块）。三段式状态机具有以下优点： （1） 三段式状态机可以清晰完整的显示出状态机的结构， （2） 可以清晰的将状态图..
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