m0_69082048的博客

通过自定义一个 LED IP 核，通过 PS 端的程序来控制底板上 PL 端 LED1 呈现呼吸灯的效果，并且 PS 可以通过 AXI 接口来控制呼吸灯的开关和呼吸的频率。

输入时固定的，因为存在全连接层，网络有24层卷积，2个全连接层，包含大量1x1卷积，最终7x7x30表示，7x7个各自，每个格子有30个数据，30个数据包含两个部分1：位置信息（第一个候选框中心点x） 2：预测中心点纵坐标 y 3：候选框W宽度 4：高度H5：第一个候选框置信度6：位置信息（第二个候选框中心点x） 7：预测中心点纵坐标 y 8：候选框W宽度 9：高度H10：第一个候选框置信度11~20：类别信息以及最后的损失函数。

2、选择带有bit信息。1、重新生成硬件信息。4、打开更新硬件选项。5、选择新的硬件信息。6、打开系统工程界面。

是什么？是PL部分的一个IP软核，实现通用输入输出接口的功能，并通过AXI协议实现与处理系统通信，方便控制与拓展GPIO接口。AXI GPIO IP 核为 AXI 接口提供了一个通用的输入/输出接口。与 PS 端的 GPIO 不同， AXI GPIO 是一个软核（ Soft IP），即 ZYNQ 芯片在出厂时并不存在这样的一个硬件电路， 而是由用户通过配置 PL 端的逻辑资源来实现的一个功能模块。而 PS 端的 GPIO 是一个硬核（ Hard IP） ，它是一个生产时在硅片中实现的功能电路。

当处理器收到中断，它会停下当前正在做的任务，然后跳转到需要处理的地方去。这和轮询的方式是相反的，轮询是由软件同步获取设备的状态。在中断方式中，不需要由处理器不断地轮询设备的 I/O 端口来查看是否需要处理，设备本身会中断处理器。中断（主要是硬件中断）可以进一步被分类为以下几种类型：• 可屏蔽中断（ Maskable Interrupts， IRQ)——可通过在中断屏蔽寄存器中设定位掩码来关闭。触发可屏蔽中断的事件源不是每次都是重要的。程序设计人员需要决定该事件是否应该导致程序跳到所需处理的地方去。使用可屏蔽

约束管脚重新生成硬件信息代码编写：u32 ps_key;//初始化GPIO驱动配置//根据器件ID来查找器件配置信息//对GPIO的驱动进行初始化//设置引脚方向//设置PS_KEY//设置PL_KEY//设置输出使能 0：输入 1：输出\n");

ZYNQ 分为 PS 和 PL 两部分，那么器件的引脚（ Pin）资源同样也分成了两部分。 ZYNQ PS 中的外设可以通过 MIO（ multiplexed I/O，多路复用 I/O）模块连接到 PS 端的引脚上，也可以通过 EMIO（ extended multiplexed I/O interface， 扩展多路 I/O 接口） 连接到 PL 端的引脚。 Zynq-7000 系列芯片一般有 54 个 MIO，个别芯片如 7z007s 只有 32 个。 GPIO 是英文“g

Vitis 统一软件平台的前身为 Xilinx SDK，从 Vivado 2019.2 版本开始， Xilinx SDK 开发环境已统一整合到全功能一体化的 Vitis 中。Vitis 开发平台除了启动方式、软件界面、使用方法与 SDK 开发平台略有区别，其他操作几乎一模一样。Vitis 可以采用 C、 C++或 Python 开发以嵌入式处理器为核心的嵌入式系统， 可实现在 Xilinx 异构平台（包括 FPGA、 SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。