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RSS订阅原创 集成电路流片随笔14：RIB总线模块和grant仲裁详解tinyriscv
RIB 模块是多个主设备和从设备之间通信的核心组件，确保数据可以无冲突地传输。它负责处理请求、仲裁访问权限、解码地址以及确保每次只有一个主设备可以访问总线。在RIB总线中，有多个“主设备”（master）比如 CPU 取指、CPU 访存、调试器等，它们可能会同时访问总线，为了防止冲突，需要一种仲裁机制决定“本时刻哪个主设备可以控制总线”。这就是grant的作用 ——“授予（grant）某个主设备访问权限”
2025-04-16 12:57:58
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原创 集成电路流片随笔13：SPI模块tinyriscv
该模块实现了 SPI 主机的基本功能，包括数据发送 (MOSI)，数据接收 (MISO)，以及时钟控制 (spi_clk) 和片选 (spi_ss) 信号的生成。通过寄存器控制，用户可以配置 SPI 工作模式、波特率、数据传输等。
2025-04-16 12:57:30
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原创 集成电路流片随笔5: tinyriscvSOC顶层整合所有模块和外设的格式与例化 Verilog
该模块是一个 TinyRISC-V处理器的系统顶层（SoC）设计，连接了多个外设。通过主接口（Master Interface）和从接口（Slave Interface），外设和 CPU 进行数据交换。外设包括JTAG等，所有外设通过总线进行地址解码。每个外设（如timergpiouart等）都通过 addr_i和 data_odata_i信号来进行地址和数据的交换。具体源码见。
2025-04-12 10:22:15
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原创 集成电路流片随笔3：最简单的流水线中数据读写解读之forwarding
这段 Verilog 代码实现了对寄存器读取时的“前递逻辑”，当检测到读地址 = 正在写的地址时，直接返回写入值，避免流水线的数据冒险问题。附：记不得cpu流水线的可以看一个 CPU 的指令执行过程可以分为多个阶段，不同架构复杂度不同，但以经典的 RISC-V 或 MIPS 五级流水线架构为例，CPU 的执行过程通常分为以下5 个阶段（五段流水线）
2025-04-11 15:43:13
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原创 Mac OS15 M3pro芯片配置Gem5： X86架构强制docker成功版
MacM芯片配置Gem5 docker buildX86解决方案
2025-04-08 17:49:45
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原创 Openpose摔倒检测数据集
目前摔倒检测我已知有三个数据集：一、UFRD附网址 http://fenix.univ.rzeszow.pl/~mkepski/ds/uf.html简要介绍（+翻译）一下这个数据集：① 来源：热舒夫大学计算建模跨学科中心② 内容：包含 70 个（30 个跌倒 + 40 个日常生活活动）序列。使用 2 个 Microsoft Kinect 摄像头和相应的加速度数据记录跌倒事件。ADL 事件仅使用一台设备（相机 0）和加速度计记录。使用 PS Move (60Hz) 和 x-IMU (256Hz
2024-03-04 10:00:33
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原创 Understanding Reuse, Performance, and Hardware Cost of DNN Dataflows: A Data-Centric Approach Using
为了利用这些机会，加速器必须调度操作，使PE以协调的方式处理数据张量，这可以看作是应用于图1中卷积的转换(例如,排序和平铺)，以及数据到PE的划分。这种调度在先前的工作中被称为数据流，它根据调度最不频繁变化的张量将数据流分类，如权重稳定、输出稳定和输入稳定。图3 给出了一个在4个PE上运行的权重平稳数据流实例。我们可以观察到W1是跨时间的多播(时间多播)，I1是跨PEs的多播(空间多播)，P3 _ 1是跨空间和时间的缩减。即**实例加速器在时间上复用W1，在空间上复用I1和P3 _ 1。
2024-03-04 09:53:55
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原创 TeAAL: A Declarative Framework for Modeling Sparse Tensor Accelerators
TOOLS: 遵循Halide【39】提出的模型 目标算法和映射密集张量加速器建模技术无法支持稀疏情况：对不规则稀疏数据进行有效编排和计算时出现了新的复杂性。**OuterSPACE ** 稀疏-稀疏矩阵乘法 (SpMSpM)分成生成、排序和消耗表示部分乘积的链表数组；两个阶段的相同内核，这两个阶段与高基数硬件合并器连接以有效地处理数据；不规则地仅用非零数据填充 PE 数组可以对可在单个深循环嵌套中描述的加速器进行建模，使用抽象分布函数来建模稀疏性，而不是精确建模实际输入集的行为。本文贡献为。
2024-03-04 09:52:41
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原创 CANDLES: Channel-Aware Novel Dataflow-Microarchitecture Co-Design for Low Energy Sparse NNA
目前最先进的稀疏加速器可以描述为。
2024-03-04 09:51:15
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空空如也
空空如也
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