SystemVerilog学习心得【持续更新】

Elaboration是个什么过程？

语义分析(parsed)完之后，在进行simulation之前，需要确保RTL中各modules已被定义，并且处理模块之间的参数传递，这个过程就是elaboration.

 

4-state data types

logic  reginteger time

 

2-state types

bit int

 

signed data types

byte shortint int integer longint

 

unsigned data types

bit reg logic

 

generate … endgenerate模块

generate可创建参数化model。Generate在elaboration期间初始化。例如根据不同的参数例化不同的module。

 

例化system-C

可在module里面例化System-Cmodule，实现System-Verilog和System-C的混合仿真。

 

DPI

可以用irun直接编译。

 

Mailbox

Mailbox的存储顺序采取FIFO方式。

 

rand

dist

constraint c1{

                xinside {[0:9]};

           &