lu_pete的博客

掌握ECO的各种技术和方法，不仅是芯片设计工程师的基本功，也是在激烈市场竞争中保证产品成功上市的关键能力。VT细胞的妙用：在ECO后期，对于微小的setup/hold violation（如10ps以内），使用VT细胞进行替换可以省略ECO绕线、寄生参数抽取和STA的重新运行，大大节省时间。１.　最后一刻的逻辑错误修复：在流片前的最终验证中，可能发现微小的逻辑功能错误。ECO，即工程变更指令，是指在芯片设计流程后期，尤其是物理设计已经基本完成之后，为了修复错误、优化性能或功耗而进行的小范围、增量式的修改。

简单来说，Routing是在芯片布局完成后，通过生成金属线路（wires）和通孔（vias），将同一信号相关的引脚（pins）物理连接起来的过程。详细布线是最终步骤，它在小区域（如sbox）内进行精确布线，确保每条金属线满足所有DRC规则，无短路（short）或开路（open）。在全局布线定义的通道内，轨道布线将每个网络分配到具体的布线轨道上。如上图所示，Routing通常分步进行：先通过全局布线（Global Routing）规划大致路径，再通过详细布线（Detail Routing）实现精确连接。

时钟树综合（Clock Tree Synthesis, CTS）是数字集成电路物理设计中的关键环节，指通过插入缓冲器（Buffer）或反相器（Inverter）构建时钟信号传输网络的过程。其核心目标是确保时钟信号从源端（如PLL或时钟端口）同步到达所有时序单元（寄存器、锁存器等），消除因物理路径差异导致的时序偏差。时钟树综合（Clock Tree Synthesis, CTS）作为后端物理设计的核心环节，负责构建高效的时钟网络，确保信号同步传输，直接决定芯片的性能、功耗和可靠性。

在芯片设计的浩瀚宇宙中，如果说前端设计是勾勒出芯片功能的“灵魂”，那么后端设计便是赋予芯片物理生命的“躯体”。而在这后端设计的起点，有一个环节堪称芯片的“地基”——它就是Floorplan（布局规划）​。从流程上看，数字后端设计包括Floorplan、Place、CTS、Route等步骤，而Floorplan是这一切的基础。“一个优秀的Floorplan是芯片成功的基石。时钟树综合（CTS）依赖Floorplan提供的布局基础——若宏单元摆放不当，时钟 skew（偏移）可能无法满足要求，导致时序违规。

而不同阈值电压（Vt）的标准单元（HVT、SVT、LVT等）选择，正是实现这一平衡的关键技术手段。多Vt细胞的选择与应用是芯片低功耗设计中的艺术，需要在性能、功耗、面积和可靠性之间找到最佳平衡点。最重要的是记住：没有最好的Vt选择策略，只有最适合具体应用场景的策略。在实际项目中，需要根据芯片的具体应用、性能要求和功耗目标，制定最合适的多Vt实施方案。随着工艺进步，现在先进工艺（如5nm）已提供多达7-8种Vt选项，从HVT到ELVT，形成完整的Vt选择谱系。但同时也会增加设计复杂度和验证难度。

Placement是数字后端设计流程中紧随Floorplan（平面规划）后的关键步骤，主要负责将设计中的所有标准单元（Standard Cells）​、宏模块（Macros）和其他功能单元（如Scan Cells、Spare Cells、Decap Cells等）精确摆放到芯片核心区域（Core Area）的指定位置。它不是简单的“摆放”，而是一个高度优化的过程，旨在平衡多个设计目标：性能（Performance）、功耗（Power）和面积（Area），合称PPA。２.　功耗控制：合理布局可降低动态功耗。