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原创 HBM与DDR的区别

HBM与DDR差异：(1) 上电初始化（Initialization）更高（需校准 TSV/Interposer 延迟）(1) 写入均衡（Write Leveling）(2) 读训练（Read Training）1024/2048 位（分伪通道）(2) 训练（Training）相对简单（PCB 走线补偿为主）源同步时钟（差分 DQS）通常由主机控制器软件驱动。64/72 位（单通道）需配置 3D 堆叠参数。

2025-05-01 09:06:04 471

原创 LPDDR4x 的 学习总结（4） - SDRAM chip的组织结构

基于cell组合起来的DRAM组织结构

2023-03-05 16:04:25 1196 3

原创 LPDDR4x 的 学习总结（3） - SDRAM基本功能

介绍array周边的电路,对DDR的基本读写操作的相关功能模块的理解。即通过哪些模块可以实现对ddr的基本读写

2023-03-05 15:56:43 1119

原创 LPDDR4x 的 学习总结（2） - SDRAM array结构浅识

在进行一次读取操作的过程中，Access Transistor 导通后，由于 Bitline 和 Storage Capacitor 端的电压不一致，会导致 Storage Capacitor 中存储的电荷量被改变。它主要的功能就是将 Storage Capacitor 存储的信息转换为逻辑 1 或者 0 所对应的电压，并且呈现到 Bitline 上。Cell的电容上的电荷水平决定了该特定位是逻辑上的“1”还是“0”-电容中电荷的存在表示逻辑上的“1”，电荷的缺失表示逻辑上的“0”。

2023-03-05 15:06:35 1291

原创 LPDDR4x 的 学习总结(1) - 存储体的浅识

DDR的运行电压（工作电压）相比DDR的标准电压要低，从第一代LPDDR到如今的LPDDR4，每一代LPDDR都使内部读取大小和外部传输速度加倍。而DDR4最重要的使命是提高频率和带宽，每个针脚都可以提供2Gbps（256MB/s）的带宽，拥有高达4266MT/s的频率，内存容量最大可达到128GB，运行电压正常可降至1.1V~1.2V。主要是价格和容量，决定了 DDR 在市场的应用定位。比LPDDR4的电压更低,把电压降低50%，电压从1.1V降低到0.61V。，频率更高、电压更低的同时卻也。

2023-03-05 15:02:27 2061

转载 ug472--xilinx 时钟资源学习总结（2）:时钟布局资源

输入时钟路径规则：Clock-capable input > BUFG > global clock tree Clock-capable input > BUFH > horizontal clock line Clock-capable input > CMT > BUFG > global clock tree Clock-capable input > CMT

2017-12-08 23:54:24 1336

原创 ug472--xilinx 时钟资源学习总结（1）

1207 – clock resource 时钟架构：专用全局和局部IO 和时钟资源，时钟管理块clock management tiles(CMT)：提供时钟频率分析，歪斜和抖动过滤功能。全局时钟树能为器件的交叉元素提供同步时钟。IO和局部时钟树，可以覆盖3个列邻近时钟区域。CMT含混合模式的时钟管理（mixed-mode clockmanager ,MMCM）和1个PL

2017-12-07 23:28:44 1279 1

原创 2017-12-06 Xilinx U471-IOB文档学习&总结（4）Advanced SelectIO Logic Resources

xilinx的高级IO逻辑资源是讲高速的IO的基础：1） 串并/并串转换2） IO端口专属FIFO：IO_FIFO用作IOLOGIC与外部器件连接的扩展部分（如：ISERDES/IDDR/OSERDES/ODDR），IO_FIFO也能作为额外的FIFO资源。串并转换(ISERDESE2)：Dedicateddeserializer/serial-to-parallel co

2017-12-06 23:15:14 675

转载 2017-12-05 Xilinx U471-IOB文档学习&总结（3）：ILOGIC/OLOGIC Resources

ILOGIC: iddr的使用和input delayOLOGIC :oddr的使用和outputdelay详细使用可参考xilinx ug471，也可以查看此文章介绍：http://xilinx.eetrend.com/blog/1949

2017-12-06 00:29:29 1159

原创 2017-12-04 Xilinx U471-IOB文档学习&总结（2）：io primitives

具体可参考xilix ug471的34-104io primitivesIBUF (input buffer)IBUFG (clock input buffer)IOBUF (bidirectional buffer)OBUF (output buffer)OBUFT (3-state output buffer)IBUFand IBUFG 

2017-12-05 00:16:09 629

原创 2017-12-03 Xilinx U471-IOB文档学习&总结（1）：

分为3部分：1）O驱动& I接收器;2）寄存器&DDR&input/outputdelay 3）serdes IOBnak 可以分为HP（高性能high performance）和HR（high range宽电压范围）两种：  IO引脚的供电电压：Vcco:主电压,IO标准的电压Vref:差分输入buf要求输入的参考电压，第二功能的参考电压Vccaux:全局辅助电压

2017-12-03 23:58:17 869

转载 xilinx--IOB(2)

一般的IOB 都包含：存储单元 ， I/Obuf  ，输入延时线DELAY；存储单元：包括 输入寄存 输出寄存 三态输出控制线的寄存 输入 输出 三态控制线也可以不经过寄存 直接通过I/O buf输入输出IOB 中提供5中I/O  Buf ：输入buf IBUF ，输出buf OBUF ，三态输出buf OBUFT ，双向buf IOBUF，全局时钟输入buf IBUFG

2017-12-03 00:11:02 1326

原创 xilinx--IOB（1）

从下面的FPGA结构看，基本可以分成5大块，CLB/IOB/DCM/DSP/Block_RAMhttps://china.xilinx.com/support/documentation/white_papers/wp375_HPC_Using_FPGAs.pdf在xilinx可看到7系列的FPGA的多个模块的介绍，其中IOB（Input/OutputBlo

2017-12-02 00:25:53 2442

原创 xilinx 乘法器

乘法器DSPVirtexII 系列提供有专门的乘法器结构 18bitsx  18bits  VirtexII 的乘法器资源分布图与Block RAM 的分布图一样 每个乘法器块紧靠着Block RAM 共用4个 开关矩阵。 有个大侠已经分析DSP应用很详细，可详见 http://blog.youkuaiyun.com/yuan1164345228/article/d

2017-11-30 23:55:01 4609

原创 xilinx -- 逻辑单元CLB、Slice、LUT

今晚开始重看下器件的东东-Xilinx 7系列---CLB/LUTXilinx器件的基本逻辑单元是slice。简单来说两个slice组成一个CLB。CLB的资源又可概括为LUT/FF/PI（互联）。其结构如下图1-1： 1）CLB(ConfigurableLogic Block)------含2个Slice 或1个Slice和1个slicem,2）每个Slice----

2017-11-30 00:26:49 16814

原创 uvm学习总结（1）--激励

常用的uvm验证结构 1）  激励（事物transaction）产生过程分析 要产生一个transaction，要分成四步，第一步就是实例化，第二步就是调用start_item，第三步就是执行randomize过程，第四步就是调用finish_item。由于是牵扯到sequencer和driver的通信，因此这里就有一个主动和被动

2017-11-28 23:23:16 2594

原创 FPGA基础-异步复位，同步释放

每日一句话总结：考虑时钟和复位的相位关系，以免造成亚问题。一般是异步复位，同步释放。网络上有很多很好的资源，我就不重复写了，看看别的大侠写的what,why,howhttp://bbs.elecfans.com/jishu_207232_1_1.htmlhttp://blog.youkuaiyun.com/lg2lh/article/details/8488224

2017-11-28 23:00:36 263

原创 用python实现aes ECB/CBC/CTR/CCM 的可执行文件

aes ccm和gcm模式做个总结，但是时间比较紧，只写了ccm模式的函数，有需要的童孩拿去用，附件有个生成的exe           if(len(a)>0):            ccm_b0_flag_a = b"1"        else:            ccm_b0_flag_a = b"0"        tes_a = arange(6)#b

2017-10-09 20:40:20 2323 1

### 企业管理以客户为中心的经营管理与创新：华为变革案例及管理体系构建
内容概要：本文详细探讨了以客户为中心的经营管理理念及其对企业成功的重要性，通过华为的发展历程和具体案例进行阐述。文章首先解释了为什么企业要以客户为中心，指出客户需求是企业发展的根本动力，强调通过为客户创造价值来实现企业的价值。接着，通过多个华为经营案例，展示了华为如何在全球化进程中坚持这一理念，如2000年进军国际市场、2007年应对全球金融危机等。随后，文章介绍了如何构建以客户为中心的管理体系，涵盖愿景、战略、领导力、战略规划、执行等多个方面。最后，文章讨论了企业变革的必要性和方法，引用业界变革理论和华为的实际变革案例，如IFS项目，强调了变革成功的关键要素和管理创新文化的形成。 适合人群：企业管理者、创业者、市场营销人员及其他希望深入了解以客户为中心经营理念的人士。 使用场景及目标：①帮助企业理解客户需求的重要性；②为企业提供构建以客户为中心管理体系的具体方法；③通过案例学习，帮助企业制定有效的变革策略，提高市场竞争力。 其他说明：本文不仅提供了理论框架，还结合了大量实际案例，特别是华为的成功经验，为读者提供了丰富的参考素材。同时，文章强调了变革的重要性，提醒企业在快速发展中保持灵活性和适应性，以应对不断变化的市场环境。

2025-05-05

【供应链管理】华为基于可持续发展报告的供应链管理变革：提升供应链韧性与可持续性
内容概要：文章主要介绍了华为通过《2018年可持续发展报告》展现其供应链管理变革。华为基于ISO 26000/SA 8000等国际标准建立可持续发展管理体系，涵盖数字包容、安全可信、绿色环保、和谐生态四大战略。在供应商管理方面，华为将可持续发展融入采购质量优先战略，通过新供应商认证、关注度分级审核、绩效管理和能力建设等手段，确保供应商符合高标准。此外，华为与客户及行业组织紧密合作，提升供应链透明度，并在采购、制造、物流等领域建立了业务连续性管理体系(BCM)，采取多元化供应方案、分场景储备、供需能力可视化和战略合作关系等举措，保障业务连续性和供应安全。 适合人群：对企业管理、供应链管理和可持续发展感兴趣的从业者，尤其是从事相关领域工作的管理人员和技术人员。 使用场景及目标：①了解华为如何通过可持续发展理念优化供应链管理；②学习华为在供应商管理和业务连续性管理方面的具体措施和实践经验；③借鉴华为的成功案例，应用于自身的供应链优化和风险管理。 阅读建议：本文内容详实，涵盖了华为供应链管理的多个方面，建议读者重点关注华为的具体措施和实践经验，思考如何将其应用到自身的业务中。同时，结合自身企业的实际情况，评估和改进供应链管理策略。

2025-05-05

企业管理+1. 机构21天学习华为大全答疑：经营， 人力，研发，战略
信息技术企业的管理+1. 机构21天学习华为大全答疑：经营， 人力，研发，战略

2025-05-05

【RISC-V架构】RISC-V指令追踪控制接口规范解析：硬件调试与追踪系统设计
内容概要：本文档详细介绍了RISC-V Trace Control Interface Specification，涵盖了指令追踪系统的核心组件及其控制接口。该规范定义了标准化的控制接口，用于配置和管理RISC-V架构下的追踪基础设施，如追踪编码器（Trace Encoder）、追踪漏斗（Trace Funnel）、追踪接收器（Trace Sinks）等。文档还描述了追踪协议（如Efficient Trace for RISC-V和RISC-V N-Trace）、追踪系统的概述、各组件的寄存器映射、时间戳单元、触发机制、过滤器设置以及最小实现要求。此外，还包括了版本控制、重置与发现流程、启用和禁用追踪的具体步骤等内容。 适合人群：具备硬件设计和嵌入式系统开发背景的专业人士，尤其是对RISC-V架构和追踪技术有研究兴趣的工程师和技术人员。 使用场景及目标：①帮助开发者理解和配置RISC-V处理器的追踪系统；②提供详细的寄存器级控制接口，支持调试工具的开发；③确保不同供应商的追踪工具能够在RISC-V设备上互操作；④指导系统集成商正确连接和配置追踪组件，以优化性能和功耗。 阅读建议：由于文档内容详尽且涉及大量寄存器级细节，建议读者先通读整体框架和关键概念，再深入研究具体章节。对于寄存器配置部分，最好结合实际硬件平台进行实验验证。此外，关注版本控制和兼容性问题，以便更好地应对未来更新。

2025-05-05

### 文章总结：RISC-V 处理器追踪规范
内容概要：本文档详细介绍了RISC-V处理器追踪（Processor Trace）规范，版本1.0。它旨在通过追踪指令执行路径来提供程序行为的可见性，特别是在复杂系统中，当软件行为不符合预期时。文档涵盖了分支追踪的基本概念，包括指令增量追踪、各种追踪模式（如Delta地址模式、全地址模式、隐式异常模式等）、硬件编码器与RISC-V核心之间的接口要求、过滤机制以及压缩后的追踪包格式。此外，还提供了参考算法用于编码和解码追踪数据，并讨论了未来可能扩展的方向，例如数据追踪、快速性能分析和指令间周期计数等功能。 适用人群：适用于对嵌入式系统开发有兴趣或需要深入了解RISC-V架构内部运作的技术人员、研究人员及开发者。 使用场景及目标：①帮助开发者理解程序在RISC-V处理器上的实际执行情况，特别是面对并发执行、中断处理等复杂情境下的程序流；②支持调试工具的开发，使调试器能够更有效地解析程序执行轨迹；③为性能优化提供依据，通过分析分支预测命中率、函数调用栈深度等信息找出性能瓶颈。 其他说明：本文档不仅限于理论介绍，还包括了具体的实现细节和技术参数，如编码器配置选项、追踪包的具体字段定义及其编码方式等。对于想要深入研究或实现RISC-V处理器追踪功能的专业人士来说，这是一份非常有价值的参考资料。同时，文档还提及了一些高级特性，如隐式返回模式和支持跳转目标缓存，这些都可以显著提高追踪效率。最后，文档附带了一些示例代码和追踪包，有助于更好地理解和应用文中所述的概念和技术。

2025-05-05

一些关于【RISC-V向量扩展技术】的资料，基于RISC-V的向量指令集架构教程：向量扩展设计与应用详解
内容概要：本文档是关于RISC-V向量指令集架构（ISA）的教程，由RISC-V Vector Extension工作组在2018年5月的第8届RISC-V研讨会上发布。文档详细介绍了RISC-V向量扩展的基本概念、设计目标及其优势，包括减少指令带宽、降低内存带宽、节能以及支持多种数据类型。此外，还涵盖了向量寄存器配置、向量指令执行、掩码操作、不同类型的向量加载和存储指令、向量整数和浮点运算指令等内容。文档通过具体示例展示了如何使用向量ISA进行编程，如初始化向量单元、设置向量长度、加载和存储向量数据、执行加法操作等。最后，文档还简要介绍了未来的扩展计划和当前的工作状态。 适合人群：对RISC-V架构感兴趣的硬件工程师、软件开发者以及从事高性能计算、机器学习、图形处理、DSP等领域工作的专业人士。 使用场景及目标：①理解RISC-V向量ISA的设计理念和实现方式；②掌握向量指令集的具体用法，包括初始化、配置、加载、存储和运算等；③应用于机器学习、图形处理、数字信号处理（DSP）、加密、结构分析、气候建模、天气预报、药物设计等多个领域。 其他说明：此教程不仅提供了理论知识，还通过实际代码示例帮助读者更好地理解和应用RISC-V向量ISA。读者可以通过参与RISC-V Vector Working Group获取更多最新信息和支持。

2025-05-05

【半导体技术】JEDEC标准JESD235A：高带宽内存（HBM）DRAM架构与操作规范详解
内容概要：本文档为JEDEC固态技术协会发布的JESD235A标准，定义了高带宽内存（HBM）DRAM的技术规范。HBM DRAM采用多通道分布式接口与主机计算芯片紧密耦合，支持高速低功耗操作。每个通道独立运行，具有128位数据总线和DDR速率，支持多种模式如伪通道模式和传统模式。文档详细描述了HBM的架构、信号定义、初始化序列、命令集、模式寄存器配置、读写操作时序、电源管理、错误检测机制以及物理层特性。此外，还介绍了HBM的冗余映射、环回测试模式和温度补偿刷新等功能。 适合人群：硬件工程师、系统架构师、内存设计人员和相关领域的研究人员。 使用场景及目标：①硬件工程师可以参考此标准进行HBM DRAM的设计和验证；②系统架构师可以利用HBM的特性优化高性能计算系统的架构；③内存设计人员可以根据标准开发兼容的HBM产品；④研究人员可以基于此标准探索新的内存技术和架构。 其他说明：此文档由JEDEC协会发布并定期更新，确保其内容的权威性和时效性。文档中提供了详细的图表和技术参数，便于读者深入理解HBM的工作原理和应用场景。此外，文档还强调了版权和使用限制，用户需遵守相关规定。

2025-05-01

【RISC-V调试技术】基于JTAG的RISC-V调试模块（DM）与传输模块（DTM）设计：寄存器配置及调试流程详解
内容概要：本文详细介绍了RISC-V架构下的调试系统，涵盖了调试模块（DM）、调试传输模块（DTM）、调试总线寄存器（Debug Bus Register）及触发模块（TM）的功能与实现。DM作为调试系统的核心，通过JTAG或DMI接口与外部调试工具通信，控制CPU的暂停、恢复、复位等操作，并访问寄存器和内存。DTM负责调试器与DM之间的物理通信，支持多种传输方式。Debug Bus Register实现了调试器对CPU寄存器和内存的访问，而TM提供了硬件断点和观察点的设置，增强了调试灵活性。文章还描述了调试寄存器（如dcsr、dpc）的具体作用及其配置方法，并解释了reset和resume的区别。 适合人群：具备一定硬件基础知识，对RISC-V架构有一定了解的研发人员、嵌入式系统开发者。 使用场景及目标：①理解RISC-V架构下的调试系统组成和工作原理；②掌握通过JTAG或DMI接口进行调试的具体方法；③学会配置调试寄存器和触发模块以实现复杂调试任务；④了解如何使用调试工具（如OpenOCD、GDB）进行实际调试操作。 其他说明：本文内容基于RISC-V调试规范0.13.2版本，适用于大多数基于RISC-V架构的处理器调试场景。文中提供的调试流程和寄存器配置方法具有较强的实用性和指导意义。

2025-04-25

【半导体验证】LPDDR4x DDR IP验证架构设计：AXI与APB接口配置及测试用例开发
内容概要：本文档详细介绍了LPDDR4x DDR IP（包括控制器和PHY）的验证架构与环境设置。验证架构中，SDRAM配置为4个双通道，每个32Gb容量，AXI VIP由Synopsys提供，共4个AXI agents作为Master，AXI地址位宽为34bit，支持16GB访问空间，数据位宽分别为512bit、128bit、128bit和64bit。此外，还有APB VIP用于配置。测试环境中包括Tb_top、4个AXI VIP、1个APB VIP、SDRAM、DUT和时钟复位信号。比对机制描述了写入和读取操作的具体流程，包括通过后门读取DRAM数据进行比对。文档还涵盖了接口定义、PHY和DRAM初始化步骤以及详细的AXI和APB口VIP配置参数。最后列出了多种用例，如冷热复位、时钟门控、寄存器读写、控制器和PHY初始化等，确保全面覆盖各种可能的操作场景。 适合人群：从事DDR IP验证工作的工程师，特别是对LPDDR4x有一定了解的技术人员。 使用场景及目标：①理解LPDDR4x DDR IP的验证架构及其各个组件的功能；②掌握PHY和DRAM初始化的具体步骤；③熟悉不同类型的测试用例及其应用场景，以确保DDR IP的正确性和稳定性。 其他说明：文档提供了详细的配置参数和初始化流程，有助于工程师深入了解和优化DDR IP的验证环境。建议读者结合实际项目需求，灵活运用文档中的配置示例和测试用例。

2025-04-25

【LPDDR4x内存技术】基于PHY特性的DDR内存控制器设计：高性能SDRAM接口解决方案分析
内容概要：本文档主要介绍了LPDDR4x物理层(PHY)的特性与结构。它详细描述了PHY作为LPDDR4x混合IP解决方案的一部分，支持JEDEC标准下的多种SDRAM规格，如LPDDR4x、LPDDR4以及DDR4，并且能够适应不同的电压等级(VDDQ=1.1V,VDDQLP=0.6V)。此外，文档还提到PHY具备高性能表现，拥有独立的嵌入式校准处理器用于执行training流程，可快速切换已训练好的频点(<5us)，并提供双通道DFI4.0接口。对于所连接的SDRAM，支持最高4267MTps的数据传输速率，最多2个RANK，最大容量可达16GB，数据宽度为64位。同时，文中还列举了相关信号类型及其功能，包括时钟与复位、APB4、DFI4.0接口等。最后，文档简述了PHY初始化序列，从上电开始直至进入任务模式的一系列步骤。; 适合人群：从事内存控制器或DDR内存系统设计与开发的技术人员，尤其是对LPDDR4x PHY特性感兴趣的工程师。; 使用场景及目标：①理解LPDDR4x PHY的工作原理及其支持的SDRAM规格；②掌握PHY初始化过程中涉及的关键步骤和技术要点；③学习不同信号类型在PHY中的作用及重要性。; 其他说明：本文档引用了《dwc_lpddr4x_multiphy_pub_databook.pdf》作为参考资料，建议读者结合该资料深入研究PHY的具体寄存器配置和其他细节。

2025-04-25

【LPDDR4x控制器】DDR IP核心特性解析：内存控制器结构与功能详解及应用配置流程规范要求，准确
内容概要：本文详细介绍了LPDDR4x内存控制器（DDRC）的功能、结构和特性。首先概述了DDRC的基本组成，包括总线接口、命令产生器和DFI接口。接着分别介绍了来自Northwest、Openedges、Cadence、Synopsys和Intel FPGA的DDRC IP，重点阐述了它们的结构特点、性能参数、接口信号、寄存器配置及配置流程。其中，Synopsys的uMCTL2控制器支持JEDEC标准LPDDR5X/5/4X SDRAM，具备多端口AMBA接口、DFI 5.0接口、最佳性能调度、内联ECC等功能。Intel FPGA的DDRC则强调了命令块、写数据块和读数据块的工作机制。最后，附上了相关技术文档和参考资料链接供进一步学习。 适合人群：从事嵌入式系统设计、SoC开发以及对DDR内存控制器有兴趣的研究人员和技术人员。 使用场景及目标：①理解DDR控制器的工作原理及其内部结构；②掌握不同厂商提供的DDR控制器IP的核心特性和应用场景；③为选择合适的DDR控制器IP提供参考依据；④帮助工程师在实际项目中进行DDR控制器的配置与调试。 阅读建议：由于文中涉及大量专业术语和技术细节，建议读者先熟悉DDR基础知识后再深入研究本文内容。同时，结合提供的参考文献进行学习，以便更好地理解和应用所学知识。

2025-04-25

【LPDDR4x接口技术】DRAM读写时序解析：命令与数据通道详解及初始化流程设计
内容概要：本文详细介绍了LPDDR4x DRAM接口的读写操作，包括接口引脚定义、命令真值表及其时序图、初始化及训练过程、以及具体的读写命令和波形图。首先概述了接口信号分类，如电源、复位、ZQ校准引脚和通道信号。接着区分了命令通道（涉及CS和CA信号）和数据通道（涉及DQ和DQS信号）。重点描述了初始化过程中的模式寄存器写入（MRW）、多用途命令（MPC-T）等操作，以及正常数据存取时的激活、读、写和预充电命令。最后通过具体波形图展示了初始化、写入和读取过程中的信号变化。 适合人群：具备一定硬件设计基础，特别是对DDR内存有一定了解的研发人员和技术爱好者。 使用场景及目标：①理解LPDDR4x接口的命令和数据传输机制；②掌握初始化和训练过程的具体步骤；③熟悉读写命令的时序要求及波形特征；④能够根据规范和波形图进行相关调试和验证工作。 其他说明：本文基于JESD209-4规范，提供了详细的命令解析和波形示例，有助于深入理解LPDDR4x的工作原理。建议读者结合实际硬件环境和开发工具（如Verdi）进行实践，以加深对命令时序的理解。此外，文中提供的参考文献可以作为进一步学习的资料。

2025-04-25

【LPDDR4x内存技术】LPDDR4x初始化与训练流程解析：关键信号与时序调整方法
内容概要：本文详细介绍了LPDDR4x初始化与训练的过程，涵盖从上电到正常读写的各个关键步骤。首先解释了为何需要初始化，如解决信号完整性问题，将T型结构改为fly-by结构以减少data skew。接着按顺序描述了初始化流程：上电、低速MRW配置、ZQ校准、CA总线训练、write leveling和DQ训练。其中，ZQ校准用于调整内部240Ω电阻，确保信号质量；CA总线训练调整CS/CA与CLK的相位；write leveling解决DQS与CLK的相位对齐；DQ训练确保数据眼图中心化。最后提到周期性校准的重要性，以适应运行过程中可能出现的电压和温度变化。 适合人群：具备一定硬件基础知识，尤其是对DDR内存有一定了解的研发人员和工程师。 使用场景及目标：①理解LPDDR4x初始化流程及其背后的原理；②掌握fly-by结构、ZQ校准、write leveling等关键技术的具体实现；③学习如何通过训练确保内存系统的信号完整性和数据访问可靠性。 阅读建议：由于内容涉及较多技术细节和专业术语，建议读者在阅读时结合实际硬件设计案例，逐步理解各步骤的意义和作用。此外，对于复杂的校准和训练过程，可以通过实验验证加深理解。

2025-04-25

LPDDR4x 的 学习总结（5）-chip的读写操作
LPDDR4x 的 学习总结（5）-chip的读写操作

2023-03-05

LPDDR4x 的 学习总结（4）-chip的组织
LPDDR4x 的 学习总结（4）-chip的组织

2023-03-05

LPDDR4x 的 学习总结（3）-SDRAM功能描述
LPDDR4x 的 学习总结（3）-SDRAM功能描述

2023-03-05

LPDDR4x 的 学习总结（2） - SDRAM array结构浅识
LPDDR4x 的 学习总结（2） - SDRAM array结构浅识

2023-03-05

ddr总结（1）- 初识存储
ddr总结（1）- 初识存储

2023-03-05

H264压缩技术学习总结
H264压缩技术学习总结

2023-03-05

数字电位计x9c503
数字电位计x9c503：可以通过PC机控制电阻信号,主要有3个控制信号把电阻平均分为100份，通过数字信号控制

2010-03-18

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