UVM sequence机制(1)

本文详细介绍了UVM sequence的核心机制,特别是item如何从sequence传递到driver的过程。通过start_item、finish_item、seq_item_port的get_next_item()和item_done()等方法,阐述了transaction在sequence和driver间的同步与仲裁流程。

sequence机制时UVM的核心机制,主要作用的是发送transaction以及对transaction的控制,下面将会重点介绍item transaction是如何从sequence传入到driver的。

在这里,我们暂时不会介绍start方法的使用,主要还是item如何从sequence传入到driver的。

首先在sequence中负责发送item的方法是start_item和finish_item
在driver中负责接收item的方法是seq_item_port::get_next_item()
seq_item_port::item_done()两个方法。下面看一下是如何发生同步的
在这里插入图片描述
上图是sequence在调用start_item方法时的流程,在sequencer中有一个重要的变量专门用来存放sequence发送的请求,这个变量是
uvm_sequence_request arb_sequence_q[ $ ],sequence每发送一次请求,会生成一个unique req_id,arb_sequence_q中存放每个请求,以每个请求的unique req_id来标记不同的请求。接下来需要等待sequencer来仲裁,那么这个仲裁是如何发生的呢,其实是在调用seq_item_port::get_next_item()中实现的,我们这里讨论的前提是sequence的请求没有设置被的仲裁算法,以及没有lock,grab操作,同时只有一个sequence挂载到sequencr上。这个时候由于arb_sequence_q[ $ ]有一个请求,那么经过仲裁以后,这个请求得到许可,然后将这个请求放入到sequencer中的变量
bit arb_complete[int]中,相当于是arb_complete[req_id]=1。这个时候仲裁完成,strat_item task结束阻塞。
总结一下就是
(1)arb_sequence_q[$]中存放每一次seque

### Virtual Sequence的作用 在UVM(Universal Verification Methodology)中,Virtual Sequence 是一个关键组件,其主要作用是协调控制多个物理Sequencer的事务流。通过Virtual Sequence,可以实现跨不同接口或协议的数据生成同步,从而构建复杂的测试场景。具体而言,Virtual Sequence允许用户在一个统一的框架下管理多个Sequencer,使得测试用例能够更灵活地覆盖各种可能的操作模式边界条件[^1]。 ### Virtual Sequence的使用方法 为了使用Virtual Sequence,首先需要定义一个继承自`uvm_sequencer`的类,并在其中声明多个物理Sequencer的句柄。例如,在给定的代码片段中,`my_virtual_sequencer`类包含了三个不同的物理Sequencer:`apb_sqr`、`axi_sqr``uart_sqr`。这些物理Sequencer分别对应于APB、AXIUART接口的事务生成器[^1]。 ```systemverilog class my_virtual_sequencer extends uvm_sequencer; // 声明物理Sequencer的句柄 apb_sequencer apb_sqr; axi_sequencer axi_sqr; uart_sequencer uart_sqr; `uvm_component_utils(my_virtual_sequencer) function new(string name, uvm_component parent); super.new(name, parent); endfunction // 其他必要的方法任务 endclass ``` 接下来,需要创建一个继承自`uvm_sequence`的类来定义具体的事务生成逻辑。在这个类中,可以通过调用各个物理Sequencer的方法来启动相应的Sequence。例如,下面的代码展示了如何在一个Virtual Sequence中启动多个物理Sequencer的事务生成过程: ```systemverilog class my_virtual_sequence extends uvm_sequence #(uvm_sequence_item); `uvm_object_utils(my_virtual_sequence) function new(string name = "my_virtual_sequence"); super.new(name); endfunction virtual task body(); // 启动APB Sequencer的事务生成 `uvm_do_on_with(apb_sqr, this, { /* 特定约束 */ }) // 启动AXI Sequencer的事务生成 `uvm_do_on_with(axi_sqr, this, { /* 特定约束 */ }) // 启动UART Sequencer的事务生成 `uvm_do_on_with(uart_sqr, this, { /* 特定约束 */ }) endtask endclass ``` 在这个例子中,`uvm_do_on_with`宏用于启动指定Sequencer上的Sequence,并且可以附加特定的约束条件以满足不同的测试需求。这种方式不仅提高了测试用例的灵活性,还增强了验证环境的整体可扩展性可维护性[^4]。 ### Virtual Sequence的优势 - **多接口支持**:Virtual Sequence可以同时管理协调多个物理Sequencer,支持多种接口协议的同时测试。 - **事务同步**:通过Virtual Sequence,可以在不同Sequencer之间进行事务的同步,确保测试场景的一致性完整性。 - **灵活的随机化**:利用UVM提供的随机化机制,Virtual Sequence可以生成多样化的测试数据,提高测试覆盖率。 - **层次化设计**:Virtual Sequence支持层次化的测试用例设计,有助于构建复杂且结构清晰的验证环境[^3]。 ###
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