7-uvm sequence 机制

最新推荐文章于 2025-05-13 08:36:13 发布
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本文深入解析UVM（Universal Verification Methodology）中的sequence机制，探讨其用于事务驱动和控制的原理，包括uvm_do_宏的使用、sequence嵌套与仲裁，以及如何获取driver响应。通过实例了解如何分离事务生产和驱动，提高测试效率。

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文章目录

uvm sequence 机制

什么是uvm sequence机制

  • 控制和产生一系列事务，并将事务发送给driver的一套机制。
  • 功能
  1. 控制；
  2. 产生；
  3. 发送
  • 消耗仿真时间，所以用在task phase ；

为什么使用uvm sequence

  • 将事务的产生和驱动分离开；
  • sequence产生激励；
  • driver驱动激励；

uvm sequence 机制的原理

三个部分：driver 、sequence 、sequencer
在这里插入图片描述

如何实现uvm sequence

  1. driver中sequence机制的实现
    在这里插入图片描述
  2. sequencer是比较复杂的，uvm已经实现了sequenceer的所有机制
  3. sequence中的实现
    在这里插入图片描述

常用的uvm_do_*宏

  • `uvm_do(seq or item)
    括号中是sequence的句柄或者所要产生的事务；
  • `uvm_do_with(seq or item， constraint)
    添加约束
  • `uvm_do_on(seq or item，seqr)
    为前面的sequence或item指定相关联的sequencer
  • `uvm_do_on_with(seq or item，seqr， constraint)

uvm_do_*宏系列的分解

在这里插入图片描述

在这里插入图片描述

  • 启动sequence的方法：
  1. 将所写sequence配置为default sequence ，自动调用sequence start 方法；
  2. 在组件中手动启动
    注释掉default sequence的配置语句；
    实例化sequence；
    raise_objection(this)
    start函数启动sequence；
    drop_objection(this)；

sequence的嵌套

在这里插入图片描述

sequence的仲裁机制

在这里插入图片描述
在这里插入图片描述

  • 只有在被同一个sequencer启动多个sequence才需要仲裁；
  • 多个并行的sequence对应不同的sequencer则不需要仲裁；

sequence获取响应

  • sequence在driver返回完成标志之后获取从driver处来的响应；
  • driver需要在完成标志发送之前发送响应
  • 响应内容与req内容完全一致
    在这里插入图片描述
    在这里插入图片描述
sequence机制（数据激励的产生、配置方式）——UVM
weixin_42705678的博客
12-30 3391
一、关于sequence机制 1.1 为什么使用sequence机制 sequence机制的目的是为了将激励的产生功能从driver中剥离出来。这样在不同的测试用例中，就可以将不同的sequence设置成sequencer的main_phase的default_sequence，当sequencer执行到main_phase时，发现有default_sequence，那么它就启动sequence。这样就可以在不改变driver的情况下完成不同的激励驱动。 1.2 如何理解sequence uvm_seq
UVM sequence机制（1）
liuwei848的博客
03-21 1678
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UVM中sequence机制
wutaotaotaotaoaa的博客
03-25 3143
sequence机制的简要整理，适合知识点复习与梳理
UVM-sequence机制
Nie_You的博客
08-03 3642
UVM_sequence机制整理
uvm中sequence机制详解
whddddddddddd的博客
08-31 2443
sequence机制详解
UVM Sequence 机制
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02-21 778
一、.sequence和sequencer 1.常用方法和宏的定义 1.将sequence挂载到sequencer上 uvm_sequence::start(“sequecer 句柄”，“上层sequence”，”优先级“，“指定pre_body()和post_body()执行次序”)； 一般在顶层test中将顶层sequence挂载到sequencer上，挂载前需要将sequence例化； 2.将item挂载到sequencer上 uvm_sequence::start...
UVM之sequence机制
weixin_45704530的博客
07-06 677
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05-13 951
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【无标题】--UVM sequence调试
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9. **调试和报告**：UVM的调试工具和报告机制使得验证工程师可以轻松跟踪和分析验证过程中的问题，从而优化验证策略。 在使用SPI-UVM-Master时，开发者或验证工程师需要熟悉SystemVerilog语言和UVM框架，以便于构建...
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《UVM实战》学习笔记——第六章 sequence机制
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virtual sequence，仲裁机制，m_sequencer
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04-20 1505
New 与 ::Type_id::create的区别（详见工厂机制） UVM推荐使用内置方法 :: type_id :: create（） ，而不是直接调用构造函数new（）创建组件或事务对象。create方法在内部调用factory机制以查找所请求创建的类型，然后调用构造函数new（）以实际创建一个对象而无需更改任何代码。 sequence_item，sequence，sequencer，driver之间的关系 sequence_item（封装）：只对数据进行封装，不...
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1.sequence不属于验证平台的任何一部分，出于比较特殊的位置： 1）.transaction 像一颗单独的子弹，包含数据元素。 2）.sequence 是transaction 的 ”序列“。 3）.sequencer 是一把枪，负责发射。 4）.sequencer是一个uvm_component，sequence 是一个uvm_object。 5）.sequence 生命
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