愚人在思考

论文中代码实现：https://github.com/freecores/round_robin_arbiter

Quartus II 版本如下图所示：18.00 Build 614 04/24/2018 SJ Standard Edition在工程中例化了一个异步 FIFO配置信息如下：仿真时 Modelsim 报出了如下错误：// # vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L alte...

参考资料：Cyclone V Device Handbook (p14 Guideline: Using LVDS Differential Channels)报错信息：// Error (129036): Output port TXOUT on atom "LvdsSwitch:LvdsSwitch_inst|LvdsTxFrame:LvdsTxFrame_inst|LVDS_TX...

打开对应的 Modelsim 软件，Change Directory 到.do文件所在目录，在Transcript窗口输入 do ****.do；transcript onif {[file exists rtl_work]} { vdel -lib rtl_work -all}vlib rtl_workvmap work rtl_work// TB文件或源文件的引用...

笔者刚开始学习 FPGA由于项目需要用到了一片 DDR2 芯片，不知道怎么计算大小，看了很多教程比较乱，在这里简单总结一下。首先说明一下这里用到的 DDR2 型号为MT47H64M16。 以下是正文。目录一、内部存储结构二、了解芯片信息1. 查找芯片信息2. 计算大小一、内部存储结构关于存储空间的计算涉及的主要概念就是逻辑 Bank，简单来...

IP核：DDR2 SDRAM Controller with UniPHY芯片：DDR2MT47H-64M16根据 Datasheet 得到的地址线信息如下图所示：可以看出，行地址+bank地址+列地址=26位但是使用 Quartus II生成的DDR2 SDRAM Controller with UniPHY IP核的地址位是25位的，差了一位，笔者在这里困扰了很长时间。...