vivado勾选“ Include run results”的作用

最新推荐文章于 2025-12-01 17:45:00 发布
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在vivado的File -> Project -> Save As 这里勾选“ Include run results”的作用是？不勾选的话，新工程需要重新对源（ sources）窗口的块设计（ .bd）文件进行右击选择“Generate Output Products…” ，
 

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5、FPGA开发：从代码到硬件实现的完整指南
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标题“vivado2018+IPs_vivado_vivado2018.3_licencevivado_vivado2018_viva”中，“vivado2018”和“IPs”暗示了这是关于Vivado 2018版本，特别是涉及到集成IP核的使用。而“licence”则意味着讨论的是Vivado的授权...
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<think>我们正在讨论如何在Vivado中导出设计代码。根据用户的问题，我们需要提供清晰的步骤。 由于用户的问题非常具体，我们将直接回答如何导出代码，并确保步骤清晰。 注意：在Vivado中，我们通常导出设计文件（如Verilog/VHDL源文件）或者整个项目的源文件。 常见的导出方式包括导出源文件（Export Sources）和导出硬件（Export Hardware）等，但这里用户明确要求导出代码，因此我们主要关注导出源文件。 步骤： 1. 打开Vivado项目。 2. 在“Flow Navigator”中，展开“PROJECT MANAGER”并选择“Settings”。 3. 在设置窗口中，选择“IP”->“Packager”以查看或设置IP导出选项（如果需要导出IP）。 4. 但更直接的方法是：在Vivado的菜单栏中，选择“File”->“Export”->“Export Design...”。 5. 在导出设计对话框中，可以选择导出类型，例如“RTL”（包括所有源文件，但不包括IP核的源文件）或“包含IP核的源文件”。 6. 另外，也可以选择导出为“File Groups”或“Tcl Script”等格式。 然而，更简单的方法可能是直接复制源文件，因为Vivado项目中的源文件都存储在本地目录中。但用户可能希望使用Vivado的导出功能。 另一种常用方法是： - 在“Sources”窗格中，选择要导出的文件（或者整个设计），右键单击，选择“Export Sources...”。 - 然后可以选择导出哪些文件以及导出的位置。 因此，我们提供两种方法： 方法一：使用Export Sources 1. 在Sources窗格中（通常在左侧），选择你想要导出的文件（可以多选）或者整个设计（例如选择顶层模块）。 2. 右键单击，选择“Export Sources...”。 3. 在弹出的对话框中，选择导出的目标路径，并选择是否复制源文件到该位置。 4. 点击“OK”完成导出。 方法二：使用File菜单导出整个设计 1. 点击菜单“File”->“Export”->“Export Design...”。 2. 在对话框中，选择导出类型： - RTL：导出RTL源文件（不包括IP核的源文件，但包括IP核的XCI文件）。 - 包含IP核的源文件：需要勾选“Include IP core source files”等选项（如果可用）。 3. 选择目标目录，然后点击“OK”。 注意：导出IP核的源文件可能需要额外的步骤，因为有些IP核是加密的，不能导出源代码。 因此，我们根据用户需求选择合适的方法。 由于用户问题明确，我们直接给出步骤，并生成相关问题。 注意：在回答中，我们不需要引用，因为用户没有提供引用内容。但根据系统指令，我们在回答中引用的段落末尾添加引用标识（如果有引用的话）。这里我们没有引用，所以不需要添加。 生成相关问题： 1. 如何在Vivado中导出IP核？ 2. 如何将Vivado设计导出为Tcl脚本？ 3. 在Vivado中导出的设计代码是否包含约束文件？</think>### 如何在Vivado中导出设计代码 在Vivado中导出设计代码主要通过两种方式实现，以下是详细步骤： #### 方法一：导出源文件（推荐） 1. **打开设计项目** 启动Vivado后，在Dashboard中选择`Open Project`加载目标项目。 2. **定位源文件** 在左侧`Sources`窗格中，展开`Design Sources`分组，右键单击需要导出的文件（如`.v`、`.vhd`或`.sv`文件）。 3. **执行导出操作** 选择`Export Sources...`，在弹出的对话框中： - 指定导出路径（如`C:\export`） - 勾选`Copy sources into directory`（确保复制完整文件） - 点击`OK`确认[^1]。 ```tcl # 等效Tcl命令（Vivado Tcl Console中执行）： export_files -force -norecurse -copy_to <导出路径> [get_files <文件名>] ``` #### 方法二：导出整个项目 1. **生成归档文件** 菜单栏选择 `File > Project > Archive...`。 2. **配置导出选项** - 勾选`Include all run results`（包含综合/实现结果） - 选择`Include copied sources`（包含依赖文件） - 设置`.zip`保存路径后点击`OK`[^2]。 3. **解压获取代码** 导出的ZIP文件包含完整项目结构，解压后可在`<项目名>.srcs\sources_1`中找到所有设计代码。 #### 关键注意事项 1. **IP核处理** - IP核代码（如XCI/XCIX文件）需单独导出：在`Sources`窗格右键点击IP核，选择`Export IP...`。 - 加密IP核仅能导出封装文件，无法获取源码。 2. **约束文件导出** 在`Sources > Constraints`中右键文件，选择`Export Constraints...`可单独导出XDC文件。 3. **版本兼容性** 导出的Verilog/VHDL代码为通用格式，但需注意： ```verilog // 示例导出的Verilog片段 module top ( input wire clk, output reg [7:0] data ); always @(posedge clk) begin data <= data + 1; end endmodule ``` > ⚠️ 特殊限制：第三方加密IP（如GTY收发器）通常无法导出源码，仅提供黑盒接口[^3]。 --- ###
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