lbt_dvshare的博客

部分merge到整体采用 mapfile option

Description** Error: (vsim-7020) ...: Illegal attempt to resize random dynamic array 'XXX' to 156416 elements. (SolveArrayResizeMax=10000)vsim -vlog Message # 7020:A call to randomizer() resulted in an attempt to resize a randomdynamic array to a val

使用Verdi dump waveform经常会遇到部分信号无法打开，可尝试一下办法：1. 查看filelist中是否加入-v ，如果加入-v 则把他删除；2. 如果去掉-v 后仍然无法打开信号，编译选项加入 -debug_access，-debug_region=cell+lib； 也可以把-debug_access+all换成-debug_all试试，两者的区别如下： 查看是否存在+nocelldefinepli+，如果有则删除； +nocelld...

unix> urg -dir simv.vdb -hier ex_listunix> dve -cov -dir simv.vdb -hier ex_listex_list:the “-” stand for excludes+tree top.dut-tree top.dut.sram_ctrl也可以在compile option 加入-...

来点PERFORCE 应用实例。function ： 把当前workspace中的所有文件（local file & P4 file）打成labelcmd: p4 labelsync , p4 shelve, p4 unshelve, p4 revert , p4 change , p4 info, p4 changes, p4 label#!/usr...

可以通过编写control file(ulci.do) 来控制dump waveform#file ucli.do#+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++run 1ms//每fsdb每满500M就切一个file,最多生成100个call {$fsdbAutoSwitchDumpfil...

link：https://wavedrom.com/editor.htmlguide:https://wavedrom.com/tutorial.html其中：{signal: [ {name: 'clk', wave: 'P...........|...'}, {name: 'data', wave: 'x.3....5....x...', data: ['data_0...

vlog test.svvsim test -solvefaildebug=2 -sv_seed random -bacth -do ucil.do其中： vlog – compile test.sv – test file vsim – simulation test– test module name...

1.1 Basic Usage(add in top module)Specifying fsdb file: $fsdbDumpfile(file_name,file_size(MB)) Dumping fsdb information: $fsdbDumpvars(depth, instance, options) Depth: 0: all signals in all s...

p4 resolve-am或-as参数-am表示accept merged，具体为如果theirs与base一致，接受yours，如果yours与base一致，接受theirs，如果yours和theirs都与base不同，但是yours和theirs没有冲突，接受自动merged的结果，否则如果yours和theirs也有冲突，则忽略此文件。-as比-am更严谨，不管yours与t...

vcs 通過吃file list 對 bench 進行 compile，那file list有哪些需要注意的呢？（以package為例）1. 先寫top_define的絕對路徑，它主要包括env要用的define和macro;2. 加入uvm library (路徑僅示範)      +incdir+/proj/UVM/uvm/latest/src/      +incdir+/p...

testbench一切随机变量都是和vcs的 +ntb_random_seed 变量相关。这个option的值相当于所有random var的种子，有几种比较差的做法：1. 从一个固定数开始递增或递增， 这样，seed之间相差不大，testbench中的随机数其实变化不是特别大，所以达不到很随机去验证的目的。如果有10个rand int var， seed =1 和seed = 2两次仿真的结束...

在用vcs regression收coverage時，默認狀態下，test name 是 xxx_test_0,xxx_test_1;在simv.vdb中test_data就是收集這些test的coverage，但這樣有一個弊端：相同名字的test會把老的test coverage data蓋掉；解決的方法：1. 每次regression test name 都不一樣；2. 在vcs ...

Compile the design using -debug_all switch. >> vcs -debug_all <other options> Load the executable in UCLI/GUI >> simv -ucli (or -gui) source the loop_detect.tcl u...

 VCS uses VCS compiler scripts to compile the Knowledge Database (KDB) for Verdi. Consequently,only one common compiler script needs to be maintained for both VCS and Verdi, ensuring consistency betwe...