[Questa] mini test

本文详细介绍使用Verilog进行编译及VSim进行仿真的全过程,包括如何设置约束失败调试级别,实现随机种子设定,以及如何通过批处理模式运行预先准备的ucli.do文件开始仿真。适用于希望深入了解硬件描述语言及仿真技术的读者。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

vlog test.sv
vsim test -solvefaildebug=2  -sv_seed random -bacth -do ucil.do

 其中:

         vlog – compile

         test.sv – test file

         vsim – simulation

         test – test module name

         -solvefaildebug=2 – show detail information for constraint fail  

         -sv_seed random – seed 随机. 如要指定seed xxx, format: -sv_seed xxx

         -bacth – 不开GUI;-c 也能实现相同的功能

         -do ucil.do – 需要提前准备可执行ucil.do 文档,用于start simulation

>>cat ucli.do

run -all

 

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