[vcs] seed 產生

本文探讨了VCS仿真中随机种子设置的常见误区,如使用递增或年月日时分秒作为种子,这些方法可能导致随机数变化不显著,影响验证效果。推荐使用强随机数生成器或VCS内置的+ntb_random_seed_automatic选项,确保每次测试的随机性,提高验证质量。

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testbench一切随机变量都是和vcs的 +ntb_random_seed 变量相关。这个option的值相当于所有random var的种子,有几种比较差的做法:
1. 从一个固定数开始递增或递增, 这样,seed之间相差不大,testbench中的随机数其实变化不是特别大,所以达不到很随机去验证的目的。如果有10个rand int var, seed =1 和seed = 2两次仿真的结束可能只有一个 var不一样,而且还是相差不大
2.使用年月日时分秒,和1有同样的问题。



比较好的做法

  • 每一个seed都是随机产生的,来保证每一次测试都足够random,如在makefile中产生强随机数
SEED=$(shell head -4 /dev/urandom | od -N 4 -D -A n |awk '{gsub(/ /,"")}1')

+ntb_random_seed=${SEED}
  • vcs提供 +ntb_random_seed_automatic

+ntb_random_seed_automatic


Picks a unique value to supply as the first seed used by a testbench. The value is determined by combining the time of day, host name and process id. This ensures that no two simulations have the same starting seed.
The +ntb_random_seed_automatic seed appears in both the simulation log and the coverage report.

When you enter both +ntb_random_seed_automatic and +ntb_random_seed,  VCS MX displays a warning message and uses the +ntb_random_seed value.
 

### 如何在VCS中实现和优化Verilog代码覆盖率 #### 编译阶段配置覆盖范围选项 为了使VCS能够收集代码覆盖率,在编译过程中应当添加特定的开关来启用这一特性。通过指定`+vcs+lic+fullcov`以及`-cm line+cond+fsm+branch+assert`这样的参数可以激活不同类型的覆盖率分析,其中包含了行覆盖率、条件分支覆盖率、有限状态机转换覆盖率等[^1]。 ```bash vcs -R +vcs+lic+fullcov -cm line+cond+fsm+branch+assert my_design.sv ``` #### 运行仿真并生成覆盖率数据文件 当执行仿真的时候,应该确保使用了正确的运行模式以便于创建`.vdb`格式的数据存储文件用于后续处理。这可以通过向启动脚本传递额外参数完成,比如设置环境变量或者直接修改Makefile中的目标规则以包含必要的标志位如`ccov=on`[^2]。 ```bash export VCS_COVERAGE_DIR=./coverage_results ./simv +UVM_TESTNAME=test_name +ntb_random_seed=-1 ``` #### 查看与评估覆盖率报告 一旦完成了模拟过程,则可利用DVE工具加载由之前步骤产生的.vdb文档来进行直观化的浏览。此外还可以借助命令行实用程序导出HTML形式的结果页面供进一步审查之用: ```bash vcov_vcd -dir $VCS_COVERAGE_DIR -output coverage_report.html xdg-open coverage_report.html & ``` #### 提升覆盖率的方法建议 针对较低水平的功能或语句覆盖度量值,考虑采取如下措施改进设计质量: - **增强测试激励强度**:构建更加全面详尽的输入序列集尽可能触及更多边界情况; - **引入随机化验证手段**:采用约束随机生成技术自动生成多样性的场景组合从而扩大探索空间; - **细化断言声明逻辑**:增加关键路径上的假设前提及预期行为描述有助于发现潜在缺陷位置;
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