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原创后仿Zero Dealy环境中对于clk gating单元的处理

后端工具在综合实现过程总会自动插入clk_gating单元，这些clk_gating就会使得原本直接使用端口clk的寄存器单元实际使用的是经过一些门控单元的时钟，如果一个寄存器的D端信号来自于端口clk时钟域，而自身的clk又是来自经过门控单元的clk，就会存在delt cycle的问题，即D端实际是应该晚于clk上升沿的，但在ZD情况下，由于不存在门延迟，但是仿真工具会根据信号经过的门逻辑去判断各个信号间的先后关系，导致出现D端信号早于clk上升沿有效，进而导致Q端输出早一拍有效，最终导致逻辑功能异常。

2023-04-15 21:30:05 1346 1

原创 VCS +vcs+initreg使用经验汇总

initreg功能的目的初始化操作只是针对Verilog代码，这个功能的目的在于减少门级仿真时初始化的时间，避免门级仿真时X的传播，导致逻辑行为异常。常用选项Compile time: +vcs+initreg+random+vcs+initreg+config+initfileRuntime: +vcs+initreg+0/1/random/seed+vcs+initreg+config+initfile+vcs+initreg+random模式| | ||–|–|| |.

2022-05-18 17:52:51 11167

原创处理器的大小端及位序

大端Big Endian：数据的高字节存储到低位地址中小端little Endian：数据的低字节存储到低位地址中举例说明：32位16进制数据为=0x12345678，大端存储地址 0x0 0x1 0x2 0x3数据 0x12 0x34 0x56 0x78MSB LSB小端存储地址 0x0 0x1 0x2 0x3数据 0x78 0x56 0x34 0x12LSB MSBMSB是M

2022-02-18 17:08:55 1919

原创 ARMv7架构对于非对齐访问的支持

ARMv7架构对于非对齐访问的支持1、非对齐访问处理器访存指令所发出的内存地址如果不是被访问的数据类型位宽的整数倍，称为非对齐访问。处理器访存指令支持字节访问（8bit），半字访问（16bit），字访问（32bit），双字访问（64bit）等，处理器的存储空间最小单位为字节，因此除了字节访问，其余访存指令均存在非对齐访问可能性。对于处理器硬件而言是否支持非对齐，如果出现非对齐访问时如何操作，需要有明确的规定。以字访问为例，LDR指令要求地址必须是0x0，0x4，0x8，0xC,…,如果访存地址为0x

2022-02-08 10:08:38 1974