随缘分享

寄存器未按指定条件翻转，满足翻转条件，但未翻转。

clock1时钟域下的脉冲信号a, 传输到clock2时钟域下的脉冲信号b3代码如下所示，（a_latch为1时，a不能发送新的脉冲if(!a_2d <=a_d;endif(!b2 <= ‘d0;endif(!

Tco​。

由于位宽为A_WIDTH的有符号数a[A_WIDTH - 1 : 0]的表示范围为−2AWIDTH−12AWIDTH−1−1−2AW​IDTH−12AW​IDTH−1−1因此求有符号数a[A_WIDTH - 1 : 0]的绝对值，其绝对值的位宽也应为A_WIDTH (a_abs[A_WIDTH - 1 : 0])

本文是对布局布线的一个简单介绍

soc和IP的关系

若 cur_state在代码中的取值范围是（0，12）即从代码角度分析，cur_state== 15不成立；则A == 0恒成立；lint软件可能会将。从而报warning: Detected unload(unconected) net a, a在代码里虽然连接到了输出端口o_b，当某个变量定义赋值后，未被使用时，lint会报这个warning；但有时我们使用了该变量，依然可能报这个warning；

如代码中所示，a + b > c 的计算中，由于c是2bit，所以左边a+b的运算结果只会取低2bit；由于a+b的最大值是3bit数，因此c扩展1bit，或者将c设为3bit，便可得到正确运算结果。a+b = ‘d6 = ‘b110, 只取2bit则为 ‘b10 = ‘d2;

本文主要记录遇到过的一种特殊的逻辑环

verilog设计的一些代码优化技巧

在数字ic设计的过程中，我们常常通过添加一些debug信号来调试代码，以便快速定位问题，本文介绍了一些简单的debug信号添加逻辑

在Verilog中，数据类型'signed'扮演着重要的角色。它用于处理有符号数，为设计者提供了更丰富的表达能力和灵活性。本文将深入探讨Verilog中'signed'在乘法和加法运算中的作用及其用法，并使用无符号器件，搭建一个有符号的乘法器和加法器；

本文通过verilog实现了一个位宽参数可配置的除法运算模块

简单来说，数字IC设计工程师一般就是负责写verilog代码（当然，不是仅仅写个代码）。本文主要对数字IC设计的工作流程进行简单的介绍，也算是对我从业一年来的总结

数字IC设计中，我们通常要求模块的输出为寄存器类型，本文主要讲讲为什么输出需要设计成寄存器类型

综合RTL代码时发现，时钟频率设的越高，综合出的面积就越大，本文试着从MOS层面分析下原因

本文主要讲下什么是锁存器，什么情况下会出现锁存器，以及锁存器的危害...

本文以与逻辑门电路为最小单位，对数字IC中的一些基本逻辑运算的延时进行了粗略的评估分析。

数字IC设计中的握手与反压 本文的主要目的是介绍清楚数字IC设计中握手和反压的原理和意义如图所示，信号从输入端到A，经过模块A处理后，再送入到B模块进行处理。为了防止B错误读取A中的数据，A与B之间添加了信号Valid，只有当Valid信号为真时，A输出的数据才是有效数据，同时，为了防止B出现问题，A与B之间还加入了一个引脚Ready，B拉高该电平时，表明当前B模块可以接收、处理信号。只有当A送给B的信号有效(Valid为真)，B此时做好的准备可以接收A的数据了（Ready为真），此时，数据才被顺利的

这篇博客主要解释锁存器，D触发器和寄存器的工作原理以及他们的关系和区别