10、芯片测试架构设计与学生浏览行为分析

芯片测试架构设计与学生浏览行为分析

芯片测试架构设计

在芯片测试领域，基于IEEE 1500标准的片上系统（SoC）IP核测试架构设计至关重要。

eTAP控制器信号

eTAP控制器针对SCR（开关控制寄存器）和Wrapper接口端口（WIP）有不同的控制信号。
- 对于SCR的信号包括：时钟信号SCRCK、复位信号SCRSTN、选择控制信号SelectSCR、移位控制信号ShiftSCR和更新控制信号UpdateSCR。
- 对于WIP的信号包括：WIR选择信号SelectWIR、移位信号ShiftWR、更新信号UpdateWR、捕获信号WR、时钟信号WRCK和复位信号WRSTN。

eTAP FSM状态机

TAP控制器是一个有限状态机（FSM），原本有十六个状态。为了实现对SCR的可控性，对FSM进行了扩展，eTAP FSM有十九个状态，基于状态功能分为三组：
- 第一组状态控制IP核的Wrapper数据寄存器（WDR）。
- 第二组状态控制IP核的Wrapper指令寄存器（WIR）。
- 第三组为扩展状态，控制SCR。第一组和第二组状态与原始TAP控制器FSM功能相同，状态转移条件也相同。由于SCR包含移位寄存器和更新寄存器，eTAP FSM需要控制开关状态数据的更新和移位操作，为此设置了三个状态：Select - SCR、Shift - SCR和Update - SCR。

芯片级测试电路结构设计

SoC测试控制机制是芯片测试的重要部分，不仅要控制测试向量的输入和测试响应的输出，还要控制Wrapper和IP核Wrapper外部电路的测试序