- 博客(3)
- 收藏
- 关注
RSS订阅原创 HDLbits中PS/2 packet parser的解法思考
我在第一遍思考时，觉得自己的思路减少了状态，比作者的思路更巧妙一些。但是在做完回过头来看时，还是觉得分成四个状态更直接，更符合有限状态机的思路。不同于我两次添加标志位来对done是否置1进行判断，作者的思路直接给出一个状态来对done进行置1操作，思路非常的清晰。但同时，如果从要发送数据的角度出发，如果需要输出in时，我的解法思路即可直接判断state是否为send以判断是否发送，这个角度上看，思路上清晰一些。
2025-03-05 17:02:08
499
原创 HDLbits中Lemmings4的一种解法及问题反思
显然，从这个案例中，可以发现在编写代码时，一定要注意一些会无限制增加的量，注意它是否会溢出。而面对这个问题，是直接增加参数的带宽（我也看到一些解决方案是直接提高一位位宽），还是通过进一步的判断或是赋值操作，来突破这样的位宽限制的问题，也是一个值得思考的问题，相信在不同情况下，不同的解决方案也各自有它的优劣势。当然，最重要的还是要意识到，是否会出现由于参数的位宽不足而导致的数据溢出的情况发生。
2025-02-28 11:55:03
1078
原创 HDLbits中Design a Moore FSM的一种解法及思考
可以看出，在verilog仿真中，通过时序图找错的能力是很重要的。同时，我们更要在做整体设计之前，从输出的要求考虑整体的设计思路，不然等到大规模设计时，就会由于思路不够清晰而出现很多像我在编写过程中出现的时序错误。下面是我的完整代码。
2025-02-25 21:18:45
830
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人