verilog中的阻塞赋值与非阻塞赋值详解

最新推荐文章于 2024-12-05 08:43:30 发布

joris30

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本文解析了组合逻辑与时间逻辑在Verilog中的应用差异。强调组合逻辑使用阻塞赋值实时响应输入变化，而时序逻辑采用非阻塞赋值，确保在一个时钟周期内状态稳定，仅在时钟上升沿更新变量。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

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组合逻辑的always模块中使用阻塞赋值；
时序逻辑的always模块中使用非阻塞赋值；
可以这样理解，组合中计算马上赋值，时序逻辑中上升沿计算，下降沿赋值

关键是组合逻辑中是实时变化的，而时序逻辑中一个cycle才变化一次
比如：
always @(a or b)
begin
    c = a + b;
end
always @(posedge clk)
begin
    if(rst)
      c <= 0;
   else
     c <= a + b;
end
在组合逻辑的always block中，a和b的变化都会引起c值的变化；
而时序逻辑中c至少会维持一个clock cycle，也就是说如果a和b的变化导致c变化的时间是在下一个clock的上升沿，而不会让c立刻改变