verdi中关于real型变量，显示需要注意的

最新推荐文章于 2024-11-11 11:45:00 发布

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在使用System Verilog进行设计时，观察到real型变量在verdi中的波形显示存在误导现象。本文解释了real型变量并非每个时钟周期都精确显示其值，而是将捕获到的值以直线形式连接，导致连线端的值可能不准确。

有时，system verilog的port口上，拉到verdi里看波形，会发现奇怪的现象。

原来，real型变量并不是真实显示的每个clk下的变量值，而是把能够其中捕获到的值，直线的形式连起来，所以连线端中的值就是假的

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专栏目录

EDA/PLD中的Verilog HDL的real和realtime类型

12-09

实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：real real_reg1, real_reg2, . . ., real_regN;//实数时间说明：realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;realtime与real类型完全相同。例如:real Swing, Top;realtime CurrTime;real说明的变量的缺省值为0。不允许对real声明值域、位界限或字节界限。　　当将值x和z赋予real类型寄存器时，这些值作0处理。real RamCnt;. . . RamCnt = 'b01x

System Verilog与verilog的对比

04-20

system verilog与verilog的区别，也讲了开发时的注意事项

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Verilog 高级教程笔记——持续更新中

qq_46264636的博客

01-09

3787

Verilog 高级教程——Verilog的一些高级用法

verdi -ssf verilog.vf打开多个波形，有的信号显示不完整

m0_38037810的博客

10-10

3794

在使用verdi -ssf verilog.vf打开波形的时候，有的信号的波形会显示不完整

三、变量

real_lt的博客

09-17

919

1.概念 1.1.概念程序执行的过程中，在某个范围内其值可以发生改变的量 1.2.定义格式数据类型变量名 = 变量值（例如：int a = 1） 1.3.意义用来不断存放同一类型的常量，并可以重复使用 2.数据类型的概述和分类 2.1.分类分为基本数据类型和引用数据类型 2.2.基本数据类型整数型 byte 占一个字节 -128~127 short ...

Verdi操作小结

最新发布

10-22

- 在Verdi的nWave窗口或nSchema窗口中，选择需要监视的信号 - 右键点击信号，选择"Add Value Change Breakpoint" - 设置断点条件（如从0到1、从1到0或任意变化） ### 2. **判断暂停位置是否正确的验证方法** - ...

Systemverilog中operators和expression的记录

W1Z1Q的专栏

04-09

1704

本文记录了Systemverilog中operators和expression的一些知识点。

vcs和verdi的联合仿真

数字芯片实现杂谈

08-13

1042

 环境配置 首先搭建好vcs和Verdi都能工作的环境，主要有license问题，环境变量的设置。在220实验室的服务器上所有软件的运行环境都是csh。所以，所写的脚本也都是csh的语法。 生成波形文件 Testbench的编写 若想用Verdi观察波形，需要在仿真时生成fsdb文件，而fsdb在vcs或者modelsim中的...

float、real、int、integet类型问题；float类型转换问题

weixin_51191924的博客

07-05

6542

最近在一个项目协议中遇到了一个问题，就是数据类型问题，主要有一些之前没见过的类型在计算机占位大小，及在串口获取后从数组buf转换float类型问题，在这里就将C语言常见的数据类型都记录下；要想弄清楚buf转换位float数正确，就得先了解清除float在计算机中的存储格式逻辑。本篇文章主要介绍常见c语言在计算机占位大小，数组转换float类型问题；类型16编译器32编译器64编译器char111long448shor222float444double8。

对象类型和数据类型

小柚子的博客

12-22

1244

对象类型和数据类型 Verilog数据类型 Verilog语言具有针对硬件的变量类型和线网类型。这些类型具有特定的仿真和综合语义，表示芯片或系统中的实际连接行为。（1）Verilog的reg、integer和time变量的每一位都有四种逻辑：0、1、Z、X （2）Verilog的wire、wor、wand和其他线网（net）类型的每一位有120种值及专用线逻辑决断函数。 SystemVerilog的数据类型数据声明具有类型和数据类型 “类型”定义了数据是线网还是变量类型指示信号是线网还是变量 “数据类

SystemVerilog学习笔记（一）：数据类型

qq_38156104的博客

11-11

1031

在systemverilog中，主要包含以下数据类型：-2^(n-1)到2^(n-1)-1，n表示位数。

04 verilog基础语法-数据类型、常量及变量

毕淑敏曾说过：“我不相信命运，我只相信自己的手；我不相信手掌上的纹路，但我相信手指加上手掌的力量”。在这个快节奏的社会，只有自己能力不足才会被卷，踏踏实实沉下心来学一些技术，及时记录，方便以后复盘。

04-05

6138

一、学习内容（下半部分）二、数据类型三、常量（1）整数型变量（2）x和z （3）负数（4）符号常量（parameter和localparam）四、变量（1）nets型变量（2）register型变量（3）memory型变量（数组）五、思考和小结（1）思考（2）小结

SystemVerilog学习笔记（可综合的部分）（一）

来了就别走啦

05-28

4482

1. Verilog-1995的数据类型 Verilog-1995有两种基本数据类型：变量(variables) 和网络(nets)，包含4个状态值：0，1，Z，X。变量(variables)的几种类型 1.无符号单bit或多bit变量 — reg [7:0] sum 2.有符号32bit — integer i 3.无符号64bit — time t 4.浮点数 — real r &nb

vcs&Verdi常见操作技巧一

创芯人--fly的博客

01-21

5112

简单整理vcs verdi 中常用到的命令技巧

#VERDI# 关于Verdi工具的实用小技能汇总

那么菜的博客

03-21

1万+

目录 1、总线拆分 2、统计次数 3、逻辑运算 4、manage.rc 5、Trace代码过程中波形窗口保持前置 6、Parameter 提示的默认进制对于做数字集成电路的工程师来说，Verdi可以说是最常用的代码和波形观察工具了。这里列几个使用中的小技巧，说不上高明，不过自己用着感觉还是蛮有效率的。 1、总线拆分分析波形的时候有时候需要把一个多比特的bus拆分成几个位宽较小的bus，以方便观察数值。例如把一个20比特的bus拆成两个10比特的bus，可以右键点击这个bus，在弹出的菜

c 语言real数据类型,D语言数据类型

weixin_35892206的博客

05-24

2263

在D编程语言，数据类型是指用于不同类型的声明变量或函数的全面系统。一个变量的类型决定了空间占用的存储，以及如何存储的比特模式的解释。D中的类型可分类如下：S.N.类型和说明1基本类型：此算术类型并包含三种类型：(一)整数类型，(B)浮点类型(三)字符类型2枚举类型：此算术类型和它们用于定义可以只在整个节目被分配若干离散的整数值的变量。3void类型:此类型说明符无效表示没有值可用。4派生类型：它们...

Verdi中显示sva断言箭头

08-28

<think>嗯，用户想了解Verdi中显示SVA断言箭头的方法。这个问题很具体，应该是芯片验证工程师在调试时遇到的实操问题。首先需要明确几个关键点：用户提到的"断言箭头"通常指Verdi的Assertion Visualization功能中，在波形窗口显示的断言时序关系标记。这类需求常见于SVA（SystemVerilog Assertion）调试场景。回忆Verdi工具的工作流程，显示断言箭头需要满足三个前提条件： 1）仿真时必须生成SVA相关的数据库（通常是FSDB文件） 2）编译时需要开启SVA语法支持 3）波形加载时需要正确配置断言显示选项具体到操作层面，用户可能需要分步骤指导：第一步是确认仿真参数。以VCS为例，需要在仿真命令中加入+fsdb+assertion命令行参数，这样才能在FSDB中记录断言信息。对于其他仿真器如Questa，也有对应的参数设置。第二步涉及Verdi启动配置。用户需要确保在nWave窗口中打开了Assertion Track。这里有个细节：如果用户使用的是较新版本的Verdi（2019之后），断言箭头默认是关闭的，需要手动开启。第三步是具体操作路径。用户需要： 1）在nWave窗口右键点击Assertion Track区域 2）选择"Show Assertion Arrows"选项 3）必要时通过"Assertion -> Assertion Window"调出专用断言窗口考虑到用户可能遇到箭头不显示的情况，还需要准备常见问题排查建议： - 检查FSDB是否包含$assert系统任务记录 - 确认仿真日志中是否有SVA相关编译报错 - 尝试在Assertion Window中手动添加具体断言最后应该补充应用场景说明：这个功能在调试多时钟域断言或复杂时序关系时特别有用，箭头能直观显示采样点和评估点的对应关系。为了延伸用户的理解，可以关联两个知识点： 1）断言箭头的颜色编码规则（红色表示失败等） 2）如何与Assertion Window中的树形结构联动需要特别注意避免常见错误：很多用户会忘记在仿真时添加必要的PLI选项，导致根本性的数据缺失。这点要在回答中重点强调。</think>在Verdi中显示SVA（SystemVerilog Assertion）断言箭头的方法如下： ### 操作步骤 1. **生成仿真数据库** 编译和仿真时需添加断言记录参数： ```bash # VCS示例 vcs +fsdb+assertion -debug_acc+all source.sv simv +fsdb+autoflush ``` ```bash # Questa示例 vlog -sv +acc source.sv vsim -c -assertdebug -do "add wave *; run -all" top ``` 2. **打开波形文件** 启动Verdi加载FSDB波形文件： ```bash verdi -sv -nologo -ssf waveform.fsdb ``` 3. **启用断言箭头** - 在`nWave`窗口右键点击波形区域 - 选择 **Assertion → Show Assertion Arrows** - *或通过菜单：* **Assertion → Assertion Window** → 在弹出窗口勾选 **Show Arrows** 4. **查看断言状态** - 断言箭头会出现在对应信号的时间轴上 - **绿色箭头**：断言通过 **红色箭头**：断言失败 - 点击箭头可跳转到断言触发点 ### 关键配置说明 | 配置项 | 作用 | 必要性 | |--------|------|--------| | `+fsdb+assertion` (VCS) | 记录断言评估信息 | 必需 | | `-assertdebug` (Questa) | 启用断言调试 | 必需 | | Assertion Track | 显示断言时间轴 | 推荐开启 | | Show Arrows | 渲染可视化箭头 | 按需启用 | ### 常见问题排查 1. **箭头未显示** - 检查仿真参数是否包含断言记录选项 - 确认波形文件包含`$assert`系统任务日志 - 在`Assertion Window`手动添加具体断言 2. **箭头颜色异常** - **灰色箭头**：断言未评估（检查触发条件） - **无箭头**：断言未激活（检查覆盖率） > 此功能在调试多时钟域断言或复杂时序关系时尤其有效，可直观显示采样点和评估点的对应关系[^1]。 --- ### 相关问题 1. 如何在Verdi中测量SVA断言的覆盖率？ 2. 如何通过Verdi调试并发断言(concurrent assertion)的时序问题？ 3. Verdi的Assertion Window有哪些高级分析功能？ 4. 为什么有时SVA断言箭头会显示为灰色？ [^1]: Synopsys Verdi® User Guide: Assertion-Based Debugging, 2023.