伪NMOS逻辑反相器是一种改进的电路设计，减少了扇入效应的影响并提升了性能。它类似于过去的耗散型NMOS负载但有改进，静态特性显示了在不同输入状态下的漏极电流变化。VTC特性曲线分为四个区域，定义了不同操作模式。动态响应分析表明伪NMOS反相器具有非对称的动态特性，但扇入数量少，有效电容小。设计时需平衡噪声容限、硅面积和动态响应。伪NMOS逻辑也适用于门电路，如NOR和NAND门，提供更紧凑的电路设计。
电子技术——伪NMOS逻辑电路
伪NMOS逻辑反相器
下图展示了从CMOS修改而来的CMOS反相器：
在这里只有 QNQ_NQN 接入输入端电压，同时 QPQ_PQP 接地。 QPQ_PQP 相当于是 QNQ_NQN 的负载。当我们深入研究这个电路之前，首先这个电路存在一个显然的优点：每一个输入变量只连接了一个晶体管。因此受到扇入效应影响的传播延迟可以得到改善。
图(a)很像CMOS反相器，因此我们称为伪NMOS逻辑反相器。为了比较，我们将简短的介绍一下伪NMOS逻辑反相器两个旧的形式。最早的使用增强型MOSFET作为负载，如图(b)。这个电路的缺点是电压摆幅太小，噪声容限太低，具有过高的静态功率耗散。由于以上原因，这种电路已经过时了，在这之后被耗散型NMOS负载所替代了，如图©。
首先，当耗散型NMOS处于 VGS=0V_{GS} = 0VGS=0 的时候，相当于一个恒流源，可以作为一个绝佳的负载源。然而，不久人们意识到耗散型NMOS受到体效应的影响，工作点可能会发生较大的偏移，导致电流源性能下降。虽然耗散型NMOS负载的性能要优于增强型NMOS负载，但是生产耗散型NMOS负载需要额外的步骤和成本。尽管耗散型负载的NMOS已经几乎完全被CMOS所替代，我们依然能够在特定的场合看到耗散型负载的NMOS。基于以上，本书中我们不再讲解耗散型负载的NMOS。
伪NMOS逻辑反相器很像过去的耗散型负载的NMOS，但是性能相对得到提升，而且还可以直接兼容现有的CMOS电路。
静态特性
首先， QNQ_NQN 的漏极电流为：
iDN=12kn(vI−Vt)2,vO≥vI−Vt i_{DN} = \frac{1}{2} k_n (v_I -V_t)^2, v_O \ge v_I - V_t iDN=21kn(vI−Vt)2,vO≥vI−Vt
iDN=kn[(vI−Vt)vO−12vO2],vO≤vI−Vt i_{DN} = k_n[(v_I - V_t)v_O - \frac{1}{2}v_O^2], v_O \le v_I - V_t iDN=kn[(vI−Vt)vO−21vO2],vO≤vI−Vt
iDP=12kp(VDD−Vt)2,vO≤Vt i_{DP} = \frac{1}{2}k_p(V_{DD} - V_t)^2, v_O \le V_t iDP=21kp(VDD−Vt)2,vO≤Vt
iDP=kp[(VDD−Vt)(VDD−vO)−12(VDD−vO)2],vO≥Vt i_{DP} = k_p[(V_{DD} - V_t)(V_{DD} - v_O) - \frac{1}{2}(V_{DD} - v_O)^2], v_O \ge V_t iDP=kp[(VDD−Vt)(VDD−vO)−21(VDD−vO)2],vO≥Vt
我们在这里假设 Vtn=−Vtp=VtV_{tn} = -V_{tp} = V_tVtn=−Vtp=
最低0.47元/天 解锁文章
扫一扫
8131
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
