49、新型混合CBL - CMOS单元与晶体管路径延迟模型的研究与应用

新型混合CBL - CMOS单元与晶体管路径延迟模型的研究与应用

在集成电路设计领域，降低噪声和优化功耗是至关重要的目标。本文将介绍一种新型的混合CBL - CMOS单元，并探讨其在噪声和功耗方面的性能，同时还会引入一种新的延迟模型——晶体管路径延迟模型（TPDM），用于VLSI电路的时序分析。

混合CBL - CMOS单元的设计与性能

• 单元结构与晶体管尺寸 ：混合CBL - CMOS单元的D触发器结构仅使用标准单元，具体为反相器和AND2 - NOR2门，由低噪声CSL门的自动综合工具生成。不同晶体管的尺寸分别为：NMOS树为1.5µm/0.3µm，CMOS单元的PMOS树为4.5µm/0.3µm，PMOS CBL晶体管为0.7µm/0.3µm，T晶体管为0.6µm/0.75µm，NMOS和PMOS配置晶体管分别为1.5µm/0.3µm和4.5µm/0.3µm。静态CMOS和CBL单元的晶体管尺寸与相应的混合CBL - CMOS单元相同。

• 硬件资源比较 ：与纯CBL、CMOS单元以及经典的复用解决方案相比，混合CBL - CMOS单元在硬件资源上有一定的减少。具体数据如下表所示：
  | 单元类型 | CBL | CMOS | 复用单元 | 混合CBL - CMOS | 硬件减少率 |
  | — | — | — | — | — | — |
  | 反相器 | 3 | 2 | 11 | 6 | 46% |
  | NAND2 | 4 | 4 | 14 | 8 | 43% |
  | NOR2 | 4 | 4 | 14 | 8 | 43% |