verilog 语法备忘

本文探讨了Verilog HDL中assign语句与always/initial块中的变量类型区别,即assign用于wire型变量,而always/initial则用于reg型变量。此外,还详细解析了`timescale指令如何定义仿真中的延时单位和时间精度,并举例说明了不同设置下延时的实际效果。

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2013.7.29

  • assign 语句中赋值的变量都是wire型;always/initial中赋值的变量一定是reg型。
  • 延时单位和时间精度:`timescale 1ns/100ps,其中的1ns表示延时单位,100ps表示时间精度,也就是编译器所能接受的最小仿真时间粒度。例如:assign #1.16 A = B^C;由于延时单位为1ns,最小时间粒度为100ps(0.1ns),根据四舍五入的规则,1.16ns实际上对应着是1.2ns;如果采用`timescale 1ns/10ps的编译指令,最小时间粒度是10ps也就是0.01ns,此时assign #1.16 A = B^C中的1.16ns表示实际延时1.16ns。
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