电子表verilog

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VIP免费原创最新推荐文章于 2026-03-26 09:27:37 发布 1.1k 阅读 AI 写同款· GEO 优化 ›

基于Xilinx7系FPGA的电子表设计，Verilog 写在前面本人也是初学者，刚开始学FPGA开发半个与左右，代码和设计有诸多不好的地方，各位大神口下留情。分享给初学者，希望能一起进步。项目简介基于Xilinx7系FPGA，使用Verilog语言设计一个电子表，并使用8段数码管显示，要求时间为24h格式。设计思路首先，分析电子表的显示要素有哪些，我们也不是做多高大上的一个东西，就是一个基础的能计时24h的电子表，我们需要显示的内容主要就是时、分、秒。具体怎么在8段数码管进行显示，可以参考下图（略丑）这里的数码管一共有8个，我这里选择用sel[ 阅读详情

  1 //电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块。
  2 //（1）正常计时模块clock
  3 module clock(clk,rst,clock_en,second,minute,hour);
  4 input clk,rst,clock_en;
  5 output[5:0]second,minute,hour;
  6 reg[5:0]second,minute,hour;
  7 always@(posedge clk or negedge rst or posedge clock_en)
  8 if(!rst)
  9 begin
 10 second<=0;  minute<=0;  hour<=0;
 11 end
 12 else if(clock_en)
 13 begin
 14 if(second==59)
 15    begin
 16    minute<=minute+1;
 17    second<=0;
 18    end
 19 else if(minute==59)
 20    begin
 21    hour<=hour+1;
 22    minute<=0;
 23     end
 24 else if(hour==23)
 25    hour<=0;
 26 else
 27 second<=second+1;
 28 end
 29 endmodule

 30 //(2)LED显示模块LED_display
 31 module LED_display(data,high,low);
 32 input[5:0]data;
 33 output[7:0]high,low;
 34 reg[7:0]high,low;
 35 reg[3:0]out_h,out_l;
 36 always@(data)
 37 begin
 38 out_h<=data/10;
 39 out_l<=data;
 40 end
 41 always@(out_l)
 42     case(out_l)
 43           4'b0000:low<=8'b00000000;
 44           4'b0001:low<=8'b01100000;
 45           4'b0010:low<=8'b11011010;
 46           4'b0011:low<=8'b11110010;
 47           4'b0100:low<=8'b01100110;
 48           4'b0101:low<=8'b10110110;
 49           4'b0110:low<=8'b10111110;
 50           4'b0111:low<=8'b11100000;
 51           4'b1000:low<=8'b11111110;
 52           4'b1001:low<=8'b11110110;
 53           default:low<=8'b00000000;
 54      endcase
 55     
 56      always@(out_h)
 57      case(out_h)
 58           4'b0000:high<=8'b00000000;
 59           4'b0001:high<=8'b01100000;
 60           4'b0010:high<=8'b11011010;
 61           4'