门控时钟检查（clock gating check）的理解和设计应用（上）

原创 已于 2023-06-03 17:20:08 修改 · 6.2k 阅读 · 59 ·
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#STA #clock gating

于 2023-06-03 17:13:03 首次发布
文章探讨了门控时钟的不同类型，如高有效和低有效门控时钟，以及它们在时钟网络中的单调性影响。静态时序分析依赖于时钟网络的单调性，而clock-gating检查确保了正确的时序分析。文中还提到了STA工具如何自动推断clock-gating结构，并强调了未被覆盖的clock-gating点可能带来的时序问题。

在笔者的一篇老文Clock Gating之浅见
中，一起探讨过工具处理门控时钟的方法和门控时钟所带来的相关收益和面积代价。除此之外，门控时钟的检查（clock-gating check）在STA中也有相应的处理方式，通过这篇文章，一起了解一下相关的知识，并会拓展到时钟网络的一些设计建议，闲话少叙，ICer GO！

门控时钟的分类

通过门控方式不同，一个门控时钟通常可以分为下面基类，

高有效（Active High）门控时钟

通常使用与门（and）或者与非门（nand）实现，
在这里插入图片描述
当使能信号为高的时候，时钟才可以被释放出去. 如果是nand，则输出的时钟是一个反向时钟的波形
在这里插入图片描述

低有效（Active High）门控时钟

通常使用与门（and）或者与非门（nand）实现，

在这里插入图片描述
当使能信号为低的时候，时钟才可以被释放出去. 如果是nor，则输出的时钟是一个反向时钟的波形
在这里插入图片描述
除过上述的情况，有时候也会使用复杂一些的clock gating结构，这里的波形就会复杂一些

XOR结构的门控时钟

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[Note]时钟门控的时序检查
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时钟门控，一般有几种类型。这几种门控的时序检查方式并不一样，一般设计上都会采用icg，以规避时序违例带来的毛刺问题。参考。
clock Gating
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一、为什么要做clock gating？ 芯片中的功耗可以广义的定义为动态功耗和静态功耗。 静态功耗通常包含芯片在不翻转的状态下产生漏电功耗（关不紧产生的功耗）、衬底电流产生的功耗、热电子效应导致的电流效应而产生的功耗等及部分组成。通常情况下，静态功耗在前端设计阶段很难做出一些优化（可以做电源关断处理）。而是一般要基于ME/BE的流程或者工艺方面的改善才能够达到更好的结果。 静态功耗如下图： 动...
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STA -- clock gating check
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Clock Gating Checks
druidfly的专栏
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门控时钟介绍
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clock gating check
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边沿检测 输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下： 基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器的输入端，因为D触发器之间有一个时钟的时间延迟，因此取两个D触发器之间的信号（命名为dly1）和后一个D触发器的输出（命名为dly2），如果时钟是上升的，那么第一个D触发器输出（即dly1）
clock gating check两种类型归类
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芯片功耗组成中，有高达40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因为这些时钟树在系统中具有最高的切换频率，而且有很多时钟buffer，而且为了最小化时钟延时，它们通常具有很高的驱动强度。此外，即使输入和输出保持不变，接收时钟的触发器也会消耗一定的功耗。而且这些功耗主要是动态功耗。那么减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。这种方法就是大家熟悉的门控时钟：clock gating。(电路图中看到的CG cell就是门控时钟了)。
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