本文详细解析了Active high和Active low两种信号类型在特定时间窗口内的起始时间约束，对于电路设计和信号处理有着重要的指导意义。Active high信号要求高电平起始落在5ns至10ns之间，而Active low信号则要求低电平起始位于0ns至4ns之间。这些规范确保了信号的正确性和系统的稳定运行。
(1) Active high gating
UAND0/A高电平信号起始要落在5ns和10ns之间。max < 10，min > 5
(2) Active low gating
低电平信号起始要落在0ns和4ns之间。
(3) Path Group: **clock_gating_default**
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