基于FPGA的重采样时钟生成方法

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本文介绍了一种基于计数的时钟重采样方法，适用于原始时钟频率远高于目标时钟的情况。通过计数达到特定阈值来触发新时钟的生成，解决了时钟频率不匹配的问题。

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本文适用于如下的应用场合：

1、原始时钟比重采样的时钟要高很多，最好高8倍以上，否则生成的时钟相位的抖动太大了。

2、生成的时钟用于对信号进行重采样。

问题的描述：

信号当前的时钟是FS，需要生成的时钟是FN。

实现方法：

利用计数的方法生成。

计数有源时钟驱动，每个时钟节拍计数值为FN，那么，当计数到FS就是新时钟的生成点，但由于FS通常并不能被FN整除，所以应该采取的策略是：

计数器开始计数，但计数值count>=FS-FN/2且ount<FS+FN/2时输出重采样时钟。




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